"6ビットDAC？

[benji_styler]

こんにちは、DACに質問をいくつかのチュートリアルでの練習に答えるイム。

四には、6ビットDAC、2 64手順を実行します^芯数ビットが教えてくれた。

場合は、6ビットDACのフルスケール出力7Vのにはどうすれ最下位ビットは
、 ステップ1の大きさを立てるのですか？

また
、 何が6ビットDACの分解能¥ですか？

私傾けるこの質問への答えを見つけるように見える...

 

[IanP]

7Vの：64 = 0.109375V ..あなたの最初のステップです..

引用：

解像度：これは、DACを再現するために設計され、可能¥な出力レベルの数です。
これは、通常それは、基本レベルの数の2つの対数を使用してビットの数値として記載されて。
1ビットDAC、2レベルが8ビットDAC、256レベルに設計されて再現するために設計されてインスタンスをしてください。
分解能¥は、有効ビット数（ENOB）とは、実際の分解能¥は、DACによって達成されるの測定さに関連している。

 

[benji_styler]

ご回答いただきありがとうございます。

そのため、formualです：

（1の最下位ビット/フルスケール出力）× 100％

=（0.109375 /フルスケール出力）× 100％

を私は傾斜がどういう仕事をフルスケール出力ですか？少しヒントをください
。
<img src=¥"http://www.edaboard.com/images/smiles/icon_biggrin.gif¥" alt=¥"とてもハッピー¥" border=¥"0¥" />

 

[Guest]

[No message]

 

[Weiming]

1つのLSBのが1LSB = 7V/64として定義されています。
そして
、 議論のデータコンバータでは、長期的解決策は
、 リファレンス電圧の値に関しては
、 アナログ出力の最小の変更について説明します。しかし
、 わずかには
、 解像度のLSBの定義からは
、 通常のビットの条件で指定された異なるものである。だから、DAC分解能¥6bitsです。
あなたJocobベーカーのCMOSからそれを見ることができます：回路設計、レイアウトおよびシミュレーション