5GHz帯デジタル時計に適したCMOSプロセス

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viperpaki007

Guest
こんにちは、私は私のタイミング回路のために5GHz帯のデジタル時計を使用する必要があります。現時点で、私は、130nmのCMOSを使用しています、それが長いため伝播遅延の1.5GHzのクロ​​ックの上に動作を停止します。誰もが私は5GHz帯アップにデジタル時計に使用するために使用するCMOSプロセス伝えることができます。また、私は何を使うべきトランジスタの長さと幅の種類（私は最小の長さと幅を使用しています現時点では）。
 
それはあなたが低振幅差動クロックと互換性のあるロジックに移動する必要がある可能性があります。バンバンCMOSロジックゲートの負荷を言及するのではなく、まったくワイヤロードと半サイクルに定住することはほとんどありません。
 
私はあなたが何を意味するかを取得することができません怖いです。あなたのコメントを詳しく説明してくださいすることができます。私は、デジタルCMOS設計の初心者です。また、私はまた私の回路を少し説明することができます。私は2でクロック周波数を分割するフリップフロップは、伝送ゲートを使用しています。それから私は、同じフリップフロップを使用して25％のクロックを生成しています。高い周波数のために行く私を妨げている私のデザインの問題のいくつかの種類がありますか？
 
あなたと同じくらい好きなように正弦波（または方形のような正弦波）を分割するCML分圧器を使用する必要がありますし、CMOSレベルにバッファがあります。あなたはTSPC周波数分周器を使用できるかどうかまた確認する必要があります。これは、単純なCMOSよりも高速ですが、それは5GHzに達することができるかどうかは知りません。
 
Iamounこんにちは。ご協力に感謝いたします。私は、インターネット上CMLベースのD-フリップフロップを検索し、今のところ何か良いチュートリアルを得ることができませんでした。あなたは、任意のリンクを提供することができます。また、私はCML分周器（ロジック·レベルのシフト）の出力にCMOSバッファを使用する場合は、バッファ自体は回路速度を遅くすることはありません。さらに、どのように私はこの高速設計のためのCLK_posとCLK_neg信号を生成する必要があります。以前に私は非重複クロック生成は、次のリンクの回路を使用している...しかし、それは非常に遅い
 
まず、CMLからCMOSコンバータ（単純なシングルエンド、差動ペアの場合もあり）を設計し、CMLラッチ設計負荷としてそれを使用する必要があります。とにかくコンバータは、おそらく、低入力容量を持ちます。最後のリンクのFig.3.5はあなたが必要な洞察力を与える必要があります。 ---誰があなたの最初の場所で5GHz帯CMOSクロックを提供するであろう？差動クロック信号は、おそらく、このようなVCOとして、別の回路によって提供されます。あなただけの罪源のいくつかを使用する必要があります。ここでCMLの仕切りについて少しであり、CMLはラッチされます。 http://ncic.eng.uci.edu/Papers/C23_High_speed_buffer_latch_ISCAS03.pdf http://archives.ece.iastate.edu/archive/00000181/01/Thesis-mike.pdf （ch.3の）
 
こんにちは、私は、外部ソースとその差はないから、0〜2.5V 5GHzのクロ​​ックを持っています。どのように私はそれから非重複のCMOSロジックを生成し、差動CML信号を作るために、この非重複クロックを使用する必要があります。また、どのようにCMLの分周器の出力は、CMOSロジックに戻って変換されます。
 
あなたが最も単純な場合、インバータのテーパチェーンで始まるかもしれません。良いケースとして1:4を言う。あなたがチェーンを下に移動するように鋭くなってエッジを参照してください場合は、CMOSロジックが可能です。エッジが柔らかくなると、あなたがレールに当たることはありません正弦波信号が表示されている場合は、標準CMOSスタイルの有用な何も忘れることができます。最初の二乗のために、その背後にある1：01段のカップルを使用して入力段のコンデンサブロックされ、自己バイアス用インバータを使用しています。ダイナミックDFFは、単純な分割のために働く可能性があり、論理的に入力クロックとこれを組み合わせること（入力信号の対称性、等の品質依存の多くの）を4相クロックフィールドを与える可能性があります。ただし、位相シーケンスは、その荷物も多くのロジックが遅くなり、リセットのいくつかの並べ替えなしで完全に決定論的ではないことかもしれません。
 
あなたがdick_freebirdのアドバイスに従うとし、プロセスがこの速度を扱うことができないかを調べる場合、差動クロックに5GHzの信号を変換する簡単な方法は、少なくとも一つの入力と適切なDC電圧でのCMOSクロックと抵抗負荷の差動ペアを使用することですもう一つ。 PS。あなたは、CMLの分周器の非重複クロックを必要としません。
 
[QUOTE = viperpaki007。1099011]私は、次の論文の図3​​.1に回路の入力をCLK_negで直流電圧を​​与えるべきであることを意味しな​​い[/QUOTE]そのような単純な差動ペアを使用して、一つの入力とCLKにDC電圧を与えるお互いに。 [QUOTEは= viperpaki007。1099011]と私の他の主要な懸念事項の一つは依然として不明である。どのように私は後でCMOSロジックに戻ってCMLロジックを変換するのだろうか？[/QUOTE]あなたが（それはフィードバック抵抗を使用する必要はありません）、この回路を使用することができます
 
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