5つの入力ビットストリームにゼロのもののNOとNOを見つけることするための回路

[dll_fpga]

こんにちは、私は5つの入力ビット·ストリーム内の0と1のNOの時差を確認する必要がある場合は、この例を実現するための単純な回路/デジタルロジックを提案してください：10011 -1は01100が1万3を与える与える与え

 

[BradtheRad]

ハードウェアとそれを構築している場合、シフトレジスタはここにいくつかの目的があるかもしれません。

 

[shobhit]

こんにちは、私は回路の図を描かれています。図は、自明です。要点は次のとおりです。 1）最低3ビットカウンタは5ビット·ストリームをカウントする必要があります。 '0 '＆'1'をカウントするための独立したカウンターが置かれている2）カウンタである-VEのエッジは、3）データ·ストリームは、メインクロックのその4）コンセプト-VEのことであるの半分の周波数で生成されなければならないリップ​​ルカウンタをトリガパルスクロックのエッジは、データが'0 'または'1'に来ているに基づいて、それぞれのカウンターに渡すことが許可されます。 5）1段階は描画されません。あなたは、 "減算回路"（全減算器により行うことができる）にカウンタの結果をフィードすることができます。そして、あなたの最終的な結果を得ることができます。 ------- Shobhit

 

[dll_fpga]

この完全な組合せを行うことが可能とされて...シーケンシャル回路なしで....また、データ·ジェネレータが存在しない...データはthrgh標準のバスに来ているとして必要な... [QUOTE = shobhit。1104379]

 

[godfreyl]

[QUOTE = dll_fpga。1104762]それはこの完全な組合せ... [/QUOTE]確かに行うことが可能です。真理値表を策定し、出力がどうあるべきかの形式を決めることから始めます。

 

[shobhit]

dll_fpgaこんにちは、私はこのような回路W / Oシーケンシャルの要素を設計することができるようになると思ういけない。理由は、カウント（記憶のメカニズム）を保存する必要があるということですので、あなたは、FSMが必要です。あなたは、順序回路であるカウンタで離れて行うことはできません。必要なクロック·ソースを取得する場合は、Yesを分周器を削除することができます。あなたは、バスからデータを読んでいる。その後は上記に示す回路を使用するために、あなたはパルスクロックを生成するために処理することができ、バスのデータ転送速度、2倍の周波数のクロックソースを持っている必要があります。おかげで、Shobhit

 

[godfreyl]

[QUOTE = shobhit。1105705]私はこのような回路W / Oシーケンシャルの要素を設計することができるようになると思ういけない。 [/QUOTE]私は、あなたが5ビットは、単一の入力ラインに順次受信されると仮定していると思います。私は5別の入力ラインで同時に受信された5ビットを仮定していた。たぶんそれは、最初に明らかにする必要があります。

 

[FvM]

はい、用語 "ストリーム"おそらくビットのシリアルデータを示唆している。しかし、この場合には、シフトレジスタは、データをパラレルに変換することができます。実装のための特別な要件がなければ、私は行動の説明を記述し、ロジックを合成するためにHDLツールを利用するでしょう。