2クロックサイクルで入力を遅延させる方法は？

[manasiw2]

こんにちは。私は次のことを行う必要があり、出力は、2つのシステムクロックサイクル後に入力をfollw必要があります。 VHDLでそれを行う方法を提案してください。よろしくお願いします。

 

[laststep]

簡単な方法は、単にシリアルで2レジスタを追加し、最後のレジスタの出力をサンプリングしています。

 

[mukesh1981]

こんにちはただダブルバタバタ何を使用していませんが、2つのフリップフロップを直列に、その出力は入力に対して遅延の2つのクロック·サイクルになります。

 

[manasiw2]

yaは私はそれを得た....​​おかげですべての。