180nmのCMOS技術を持つ折り返しカスコードのオペアンプの最大の可能な利得とは何ですか。

A

ASHUTOSH RANE

Guest
こんにちは友人私は折返しカスコードのオペアンプを設計しています。私は46 dBとしてオペアンプの最大利得を得ている..！ 2を高める@ L = 900nmのとVDD = 1.8 ....これが唯一のゲインの場合は70デシベル1点で最大の増加利益のために実装するために良いものをして得られる）ゲイン）私のGBWの要件は、50MHzのとSRが1つ以上のステージを追加 - ：30v/usec.....whatは私に事前に感謝を提案する私を喜ばせるかかですか。
 
L = 900nmのは何ですか？私はあなたがこのプロセスでははるかに小さい長さへのアクセスがありますか、FET、いくつかのより高い電圧を使用しているのではないだろうか？折り返しカスコードから60〜70デシベルを取得すると、説明することができる要件は、デザインを制限している問題が、すべきではない？あなたのGM、CLOAD、ROUTは何ですか？
 
出力抵抗を押し上げるために、出力枝の長さを増加させる。あなたの速度の制約に関しては出力できるのブランチに小さい電流を使用してください。私はこれがあなたの利益を増加させると思います。不十分な場合、ブーストを得る使用。
 
uは折り返しカスコードのデザインを使用して簡単に70デシベルのゲインを打つことができるはずです.... 46デシベルの音likeuが正しくバイアスされたトランジスタを持っていけない。あなたのcascodesの最小Lの電流源/レールのデバイスと2〜3回に5〜10倍の最小の長さを使用してください。これはuの良い出力インピーダンスが得られます。
 
こんにちはDGNANI ....私は私のデザインのノード電圧のすべての詳細を定義する画像をアップロードし、トランジスタの動作点いるウル提案のためのThanx .... .....私は使ったことがないCLOAD ...私は私のデザインで、トランジスタのGMとGDSの値を得られるシミュレータから理論的に計算する場合ROUTは3.4633 Mのオームに等しくなります..私は7Kで近くのトータルゲインを得る午前も同じように..... gmは2.15miは私がどこにうまくいかなかったか私に教えてくださいデザインのためのスクリーンショットを添付しているです........
 
こんにちはBraskiはどれだけ小さい電流iは、高出力抵抗を得るために、デザインで使用できますか？
 
あなたの回路図を見て、私はあなたが折り返しカスコードのブランチで、入力トランジスタに等しい電流を持つことを試みる推薦する。低電流を持つことが一般的に理解向上しながら、それはuが良いスルーレートの要件を持っているときに悪いです。入力差分ペアgmが増加し、W / L比が増加することができる、これは近いサブスレッショルドにトランジスタをプッシュし、低電流のために良いGMを与えるだろう。 NMOSの電流源（M21）の電流がストレートスルーレートから決定されるので、あなたが差動ペアで必要な最小電流を知って、その後、W / Lを増加させることによってそれが可能な最大のgmを得る物事の残りの部分は簡単に場所に分類されます。良い習慣は、あまりにもバイアスにすべての電流源を適切なバイアス回路を設計している..それは、バイアスを提供するために、DC電源を使用するよりもはるかに優れています。
 
- ミラー構成への出力段カスコードNFETs（M4 - M13、M12 - M14）を変更することを検討、これは2つの要因によってゲインが増加し、また他の利点を提供します - 現在の出力段は、スルーレートの制約によって定義されます、どのM18、M17、M1、M2 - - 差動ペア用にするには、弱反転に向かってそれらをプッシュするW / Lを増加させることができる - あなたを順番にそれでもカスコード接続FETのgmを増やすことによって、出力抵抗を増加させることができる出力容量に依存また、高いGDSを示唆してPFET M1、M2、上で実際に高gmは持っている、M1 - M2で高gmが多いので、それが左右対称のペアM14 -のGDSに一致する少なくともまで、GDSを下げ、より低いGDSのためにそれを犠牲に購入していないM12は、私たちはそれが行く方法を知ってみましょう...
 
dgnaniのアドバイスに従ってください！あなたのGBWとスルーレートの制約を考慮する必要があります！
Click to expand...
こんにちはBraskiは、残念言及not ...最小電流での私は折り返しカスコード増幅器の出力ブランチに現在の意味.....高出力抵抗を得るためにどれだけ低い値は我々が使うことができますか？
 
- ミラー構成への出力段カスコードNFETs（M4 - M13、M12 - M14）を変更することを検討、これは2つの要因によってゲインが増加し、また他の利点を提供します - 現在の出力段にはなります。 M18、M17、M1、M2 - - 差動ペアのためにあなたがW / Lを増やすことができます順番にそれでもカスコード接続FETのgmを増やすことによって、出力抵抗を増加させることができる出力容量に依存するスルーレートの制約によって定義さ弱反転に向かってそれらをプッシュ - も高いGDSを示唆してPFET M1、M2、上にあなたが本当に高く持っているGM、M1 - M2で高gmが多いので、それが一致する、少なくともまで、GDSを下げ、より低いGDSのためにそれを犠牲に購入していない対称対M14 - M12のGDSは、私たちはそれが...[/ QUOTEを行く方法を知ってみましょう]ハイUAたく​​さんdgnaniをありがとう、すべての提案のために、 - 私のオペアンプの設計目標は、その差動オペアンプを設計することであるM4（現在のミラーを使用することはできません - M13、M12 - M14 )....私は（M4 - M13、M12 - M14 )....ための外部電流バイアスCCTを使用しているものの、 - iは、基本的な疑問を持って.....私の現在のM1とM2を介してGMがHighになったので、高いです...今.... GMを削減し、M1とM2のGDSするには？
Click to expand...
 
これはあなたのケースの場合は、下のGDSへの最も簡単な方法は、Lを増加させるだろう、あなたがする必要があるかもしれません：M1 - M2のGDSは、M12 - M14、M1 - M2は、従って、出力抵抗、DCゲインを決定するに比べて大きい場合飽和状態で確認し、すべての滞在をするために電圧を調整する
 
こんにちは兄弟は、得るどのくらい我々は、M1のドレインにあるオペアンプのノードとM18のソースをFoldeingで取得する必要があります.....私はこのノードでユニティゲインを得ている......それは折り返しカスコード設計のためのケースですか？
 
折り畳み式のノードでの利得は、実際にはトランスコンダクタンスのゲインです（ID = GM（入力）* VIN）uはuがそれが高いとして、出力は、出力ノードがドリフトする他の定義を維持するためにCMFBを（コモンモードフィードバック）が必要な、差動出力を持っているインピーダンスノード。 uは理想的なCMFBを使用し、外部の負荷キャパシタを使用することができます。
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top