0から1への遷移のコードを必要とする

[carrot]

こんにちは、入力が0から1に移行されている場合、出力は同期クロックで1サイクル（同一サイクル内）にアサートする必要があります。どのようにVerilogコードは次のようになりますか？おかげで、キャロット

 

[sakthikumaran87]

常に@（posedge CLK 0R negedge RST）が始まる（〜RST）a_f場合

 

[carrot]

他の単純な方法で、Synchrounousクロックを必要としています。感謝

 

[sakthikumaran87]

uは、明確に説明できますか？私はあなたの要件を理解カント？

 

[mrflibble]

このような何か：[構文は、=のverilog]〜REG your_signal、REG delayed_your_signal、REG edge_detect、常に@（posedge CLK）はdelayed_your_signalを開始