）"[

[cheelgo]

やあ、
私ではないがなじみのverilogシミュレーションモデル

------
padlib.v
------
モジュールpadlib (...);
入力...;
出力..;

ワイヤ...;

...

...

`ifdef cve
BUFは＃0.001 (...);
`他の
または＃0.001 (...);
`Endifに

endmodule質問：

場合
、 私はこのモデルを使用cve部分はどうすれば設定を強制するには、

私 cve真のセット
を使用することができます誰かが助けることができます。
事前のおかげで？
Cheelgo

 

[AlexWan]

どのシミュレータの"オプションが 定義 マクロ...".あなたが/ ncverilog / ncsim /のModelSim / VCの詳細情報を見つけることができる...-役立ちます。

 

[Guest]

[No message]

 

[RP]

やあ、

私はあなたの質問を理解していない。しかし
、 構¥成する場合としている
のverilogのモジュールと同様に使用するコンパイラのプリミティブ"を定義する＃cve"。

RPは、