）"LVS

[gaidin]

こんにちは皆、

私は非常に最初のASICデザインとレイアウトを運ぶけど、私はいくつか問題が発生しています。

私は
、 デジタル設計のためのケイデンスのVirtuosoツールを使用しています。私はこのデジタルデザインの自動レイアウトのためにシリコンアンサンブルを使用しています。私はCadence社に。DEFファイルを使用してシリコンアンサンブルからのレイアウトのデータをインポートしています。

私の問題は
、 私と私の抽出されたレイアウトを表¥示する回路図は私のLVSを実行している時に発生します。私がLVSは
、 この一致しない場合を実行します。これは
、 いくつかの私の端末は私の回路図に浮かんでいるという。しかし
、 私が保存して
、 回路図がないなどの問題があるのチェックを実行します。

誰でもこの前に
、 または誰もいないが発生したためどのようにこの問題を解決するための任意のアイデアがある。

ありがとう。

 

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