）"FPGA

[mark_yeh]

用量"のロジックレベルを"何意味ですか？とどのように、HDLコード内のロジックレベルが減少する？ありがとう。

 

[Guest]

[No message]

 

[taotaocui]

最善の方法は、HDLコードです。
場合は、200MHzの上記を実行するターゲットの場合、可能¥な限り多くの組み合わせの結果を登録する必要があります。
は、組み合わせ回路はあまり大きくすることができますすなわち、2つのレベルはレジスタ間でだ。

 

[davyzhu]

"ロジックレベル"あなたの組み合わせロジックのLUTのレベルです。

 

[davyzhu]

下記のザイリンクスからtechxclusiveが、引用各ネットの方法については
、 ファンからの幅広い機能¥の入力に関係がありますか？そして
、 いくつかのいずれかを私は完璧なロジックを舞台聞いていないよりも大きい3、どのように多くの段階を選択しますか？そして
、 愚かな質問：ここで、ISEでは
、 このパラメータを設定する？

場合は、200MHzでは、Virtexで実行する第二-5一部のLUTを介して（遅延Xにしたい/ Y出力0.44ナノ秒）の場合、コードを制限する必要があります前には6人以上のロジックレベルを使用するには登録されて。

You must also consider the placement of that logic.

4096ビット幅の関数ロジックの6つのレベルで実装さに相当する、それもタイミングを満たすことができます。 これは

、 可能¥性が高い機能¥とされていないので

、 ファンアウトに留意する必要がある程度制限される可能¥性があります（限定ファクタにもかかわらずのVirtex - II）は、各ネットの。
また
、 そのロジックの配置を考慮する必要があります。言い換えれば、自分自身の配置を可能¥にするクッションとするためにはまだ非常に幅広い機能¥が256の入力に機能¥を制限する可能¥性がありますルーティングを与える。

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