高次シグマデルタ（DAC用）またはEFシグマデルタ

[electronrancher]

トピックは、エラーフィードバックシグマデルタであり、それはかなり印象的なトポロジーですが、私は1つが動作し得ることができない！ http://web.engr.oregonstate.edu/〜kpeter / int_conv.html 彼の理論は、L番目のシグマデルタループを持っている場合、エラーのフィードバックの構成が安定しているときに加算器チェーンはL +1ビット幅です。私はこれがそうでない見つける。任意の順序シグマデルタ（私は2を試して、3、4次）を使用して、それがループの爆発は非常に簡単です。実際には、多くの入力に対してフィードバックコンフィギュレーションエラーがすべて安定してではない - 誰もが成功し、4次デジタルループまたは任意の順序エラー、フィードバックループのどちらかを実装している場合私は思っています。私の伝達関数は次の通りです（私はZ - 3の意味を省略する予定のz ^ -3）2次：H（Z）= 2 * Z - 1 - Z - 2 3番目の注文：H（Z）= 3 * Z - 1 - 3 * Z - 2 + Z - 3、四次：H（Z）= 4 * Z - 1 - 6 * Z - 2 + 4 * Z - 3 - z - 4はプリティstrightforward - これらのトピックに取り組んで、誰？

 

[borodenkov]

まず第一に私はエラーのフィードバックのSD DACにしたことがない、私はまた別の話であるだけSD ADCの設計..しかし私はこの論文を読んで - アイデアは非常に簡単のようです。あなたは、EFループの差別化LTH順序を使用しています。また、作者は例＃1の差別化4次を使用してください。対象となる入力は、この不安定なコンフィギュレーションを得たのですか？別の問題は - どのようにそれ（？Matlabや他のなめらか用Shreierのパッケージ）をシミュレートしました。あなたのシミュレーションの詳細を書く - 多分私はあなたにいくつかの提案を与えることができるでしょう..

 

[farrokhiyan]

こんにちは、私はまた、VHDLで2次EFの構造を設計しています。私はピーターの理論を読んでいると私はあなたに同意する。私はまだわからない。構造の加算器はオーバーフローを示しますが、私は安定性についての考えを持っていない。私は正しい設計のための疑問に思います。