高分解能¥（15ビット）デルタシグマADC、シミュレーション問題

[jowong1]

私ではなく
、 高解像度（"15bit）デルタシグマADCを設計しています。私は、MATLABの中で取り組んでいると私はリズムにモデリングのVerilogを使用して同じものを構¥築しようとして設計している。私は今あるすべてのコンポーネントは理想的であり、Verilogコードには、そのようにはトランジスタの抵抗とはコンデンサを意味する。私laplace_nd私のループフィルタをモデル化する機能¥を使用していますしかし、私は得を私のMATLABで得たものは、max安定した入力アンプにも同様であるからですSNRが。私は
、 次の試みている

1。締めreltolとabstol
2。1psには、中等度（この下で実行している最大のタイムステップを減らす私）の収束の問題を与えている

しかし
、 彼らは私の問題を解決されていません。いない誰も私が試すことができます上の任意のアイデアがありますか？

ありがとう

 

[Guest]

[No message]

 

[perylee_sh]

どのようにシミュレーション結果からは、SNRを得るのですか？

 

[jowong1]

私は、PSDファイルかかるし
、 統合する...それをやって両方のMathWorks社のMATLABとリズムで

ありがとう

 

[jiangxb]

が連続して、時間のシグマデルタ変調器をモデルがありますか？何についてのあなたを持っているPSDの？違いはそれにリズムから何を比較？試しerrpreset = convativeなど。

 

[jowong1]

SN比の違いは
、 実際に私DSADCの順序に依存します。もし私より多くのデータポイントを得る第三注文については、その差は約5dBです（私は被疑者、私）は、2と一致することができます。しかし
、 第5回注文を、その差ははるかに（"10デシベル）、およびMatlabでは最大安定した入力アンプは0.8Vながら、Cadence社で最低0.4Vのようなものです。私は保守的に設定しようとしたが、それはまだ第5回注文のと同じことだ。さらに私、そして私の収束に問題があるが
、 最大のステップサイズを締めます。

感謝
、 感謝のアイデア

とはい、それは連続的な時間の