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lhlbluesky
Guest
私はちょうど映像ショー(fig1)のように、SH(サンプルholde)回路を設計した。それは、変化する信号は、まず、S1がオンになっていて、INが(ちょうどIN1と呼ばれる)C1に格納され、その後、S2は(IN2(変更されている)で、上にあるC2に格納されている場合では、4つのTGと二つのバッファのconsisits )。しばらくして、同時に、読み出しIN1とIN2(fig2)の違いで、S3、S4。つまり、S3とS4は同じ信号です。もともと、私はレイアウトの異なるポートを使ってS3とS4を使用して、そして私はもちろん、S3とS4は同じstimilusを持つ、4つのポートでstimilusを追加、S3およびS4 -持つ同じstimilusを、およびシミュレーションの結果がOKである( 12ビット分解能)。私はS3とS4、S3およびS4 -一緒に別々にレイアウトにして、接続する間、その2つしかポートが必要。しかし、シミュレーションを再実行したとき、結果は、非常に異なる、わずか8ビットの分解能が非常に悪いです。私は、私だけ短い線(fig3)、他には何もしてレイアウトでそれらを一緒に接続することを確信しています。しかし、なぜ?なぜ解像度はこのような大きな削減がありますか?私は私のレイアウトをcheched、接続された2つの線を除き、他の変更は行っていません。しかし、シミュレーション結果は非常に奇妙な、いずれは私を助けることができる?すべてに感謝。