非同期ロジック-リンク集

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jimjim2k

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ハイ

VLSIシステムの複雑さは、今日、非同期技術、合成レベルの同時実行、高必要な新しい設計手法をもとに検証。でカリフォルニア工科大学のグループの非同期VLSIの研究では、回路に焦点を当て、メソ¥ッド、デジタルエネルギー非同期- toolsのための設計の高性能¥と低。デジタル回路と呼ばれる"非同期"ときにクロックを使用しないでください。

"非同期論理上の点を開始するためのURLを確認し、次の"

1。時間**患者：/ / www.cs.man.ac.uk/async/
2。時間**患者：（ツール）/ / www.cs.man.ac.uk /非同期index.htmlを/ツール/
3。時間**患者：背景/ index.htmlを非同期/ / / www.cs.man.ac.uk /
4。時間**患者：/ / www.async.caltech.edu/

* - >トン

tnx

 
設計Asynchrounousデジタル回路が設計のデジタル集積の課題です最先端-技術低のは、将来の消費電力、超高速有機ベース。
ニースへのリンク！

 
ポインタのおかげです。

非同期のロジックは、トピック興味深いのですが絶対にない新しい。

が再び話題になったこの研究行わ多くの60も、教科書、またはの冒頭に書かれた2つのいた70とし、年間5 6またはサブジェクトもう一度再行ってしまったのファッションだけに。

問題が発生いくつかの基本的な未解決の問題がある特定の非常に適用が制限されます。これは、システムファジィまたは連想させる私の神経ロジック。彼らはもともとはそれぞれ40と60に登場。研究期間の後、彼らは前にdissapered年10のみ0r流行の話題5に来て戻っている。期待だけ問題が特定の非常に解決にされたそして、それはとして再度万能¥薬になる彼らはしなかった。

マッテオ

 
）かまたはVerilogで誰があるリンクを高速（デジタルデザインVHDLの？？？

 
私はロジックasynchronの研究しているのALUと16ビット実現をで95。見つけられるたとえば、メディアの操作のADD運ぶ時間のために）のみlog2（nのその結果、ツールであることブロック機能¥asynchronを構¥築する複雑なそれがされていないが、システムでは一緒にリンクして今日でサポートされ建築されていない。だからレベルの回路がmethologiesているソ¥リューションは、しかし、システムの必要がある建築家が再考もテスト。

 
アイデアはすりおろして、本当に。しかし、そこに行くがまだ長いへの道。

 
こんにちはすべて、
私は、ポストを見ているので、私は製品の完全非同期午前事件との生産ロジックiからなる好きになると言っては離れている非常に遠くもする今有望だからです。会社生産のみ完全にマイクロ非同期言語であるフィリップス社がソ¥リューションをハンドシェイク（オフ"スピン"）タングラムの、で使用します。

Intelは、アトメル、カリフォルニア工科大学大幅に削減でき、非同期の関心についてのことが示さが没落をeventhow業界はい研究非同期思考のために真剣に任意のいない左大。業界ではデザイン非同期探しているのGALSの非同期（グローバリーlocalyより純粋なsynhronous）ほとんど。

利点は約非同期主要researh低EMIと今日のセキュリティがで主にスマートカード。デュアルレールのエンコーディング（1ビットとして表¥さ"ビットのビット"すなわち、。ロジック1、"01"）が、セキュリティを提供することが効率的ですスイッチング周波数が高いので、パワー。これらの約非同期論理設計の事実の一部と考え抗核抗体の。

ありがとう...

 
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