遅延CLKを割り当てる>。

[ahmadagha23]

ハイ
私はactivhdl6.3で私のVHDLのコードをシミュレートしています。コンポーネントでは1つの私は、ポートがクロック入力からの信号をarived。私はそれを割り当て

CLKの<= inclk（内部クロック信号なしの遅延;）は、ns動作しますが、ときに30日以降にCLKのそれに割り当てられた私は内部クロック遅延（inclk <=;）

内部クロック（CLK）の値が初期固定にその。理由をしない場合はご存知ですか？
どのようにコンポーネントすることができますインプリメントスキューによって私がシミュレート？
よろしく

 

[Guest]

[No message]

 

[goshka]

私はHDLとアクティブな問題を抱えて似ています。

私は）すべてのコンパイルされたプロジェクトのlibのデータを手動で行った（ビュー> libに- managerのオフにします。

再コンパイルのプロジェクト。

問題が削除されます。

 

[rakko]

これは、問題を保持する音のような、またはセットアップ。、クロックとしてのルールの前にフロップ- 1ているに到着のデータは、親指フリップフロップ-のフリップ時に少なくともセットアップ。データの場合は、現在過去の手動プッシュもクロックをあまりにも近くにエッジまたは、それは失敗します。起こっているかゴールデンタイムは考えているあなたが行わスパイスどのようなタイミング解析でこの参照してくださいへのパス？

私は、DLLの行動モデルをのと書いて、シミュレーションをで使用することです。ウェブ上にこれを行う方法についてのドキュメントですがたくさん。DLLが楽しみですクロック以上押し複雑だけでなく。1つは、彼らが.....いくつかの入力ストリームに通常点の両方の方向でダイナミック回路でクロック能¥力を調整する