遅延ロジック

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私は64nsの入力信号からの遅延を生成する必要があります... ...がRを使用せずに
、 同じ達成するために任意の方法は、/は、C ...

 
http://uk.farnell.com/jsp/Semiconductors/Clocks タイミング と 周波数 コントロール/マキシム DALLAS/DS1021S-25 / displayProduct.jsp？在庫管理= 1306314

これはやるよ。または似たような遅延線を検索します。

マキシムのICはかなりの数に！

 
あなたに意味するチップの遅延またはオフチップの遅延がありますか？
場合は、チップ上に搭載するが、長いチャネルのトランジスタを使用することができますPVT（プロセス、電圧、温度）偏差は
、 この遅延が異なることが2回。
私の場合は私より50nsの遅延がいました。実際にはPVT偏差50nsの100nsのからだった。

 
iで必要チップ遅延発生器
、 インバータ....イム8nsのインバータが
、 もし私は
、 このmeathod長くなる使用64ns ....を生成する必要がありますを使用して遅延を生成するための位置のように、CMOSロジック..を使用してインバータのチェーンとしてU言及してコーナー間で正確ではないが...この65nm技術....です

Ŭ方法Ŭか教えてくれる大きな助けとなるのだ... cktのスナップショットimpliment。追加1分後：そして
、 もう1つの入力周波数変数です今後は我々傾斜を使用しDFFです

<img src=¥"http://www.edaboard.com/images/smiles/icon_sad.gif¥" alt=¥"悲しい¥" border=¥"0¥" />
 
引用：

Ŭ方法Ŭか教えてくれる大きな助けとなるのだ... cktのスナップショットimpliment。
 
やあ
大規模なcapasitive負荷で使用するインバーター。
をロードするようmoscapを使用することができます。
これは私のアイデアですが
、 私はそれか一般的なのかはわからない。
よろしく

 
する方法で試すことができます。次のschematic.Itされている抵抗と静電容量によってなるのことができます立ち上がり側の遅延circuit.The遅延時間です。
の遅延時間は
、 プロセスと異なる場合がありますところで。<img src=¥"http://pic1.py99.net/ftp/106/1025_905628PLMF.gif¥" border=¥"0¥" alt=¥"delay logic¥" title=¥"遅延ロジック¥"/>申¥し訳ありませんが、あなたがこの添付ファイルを表¥示するためにログインが必要です

 
現在のベースの遅延セルは
、 現在独立し
、 現在の参照をいくつかの供給と温度から生成され、遅延変動を最小限に抑えるため
、 単純なインバータの細胞で起こる

 
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