質素IIのブロックRAMの問題

[thepiper]

こんにちは、私は、FPGA二質素にして実装設計、それはアドレスをインクリメントincludesサイクルクロックブロックRAMをすべてで読み取りのアドレスが、私が見つかりましたアウトには、特定の上だけで失敗したアドレスに隣接からデータを読み取り、私はシミュレーションrの＆かPがそう考えて、それとは、クロック関連の問題とポストと作品は混乱だけ大丈夫だよ、それは私が理由です助けを必要と！何が問題でしたか？

 

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