質問VHDLでFPGAで信号を遅らせるについて？

[noloser]

または後"操作のVHDL"は、ハードウェアのsynthesisableに実際の設計はモデリング、シミュレーションのためにのみ使用できますか？書いて言えば、私は：
<= bまたはc 20nsの後に;
入力されます合成ハードウェアで変更後（appx）20nsの後に出力を更新する実際のか、遅延するハードウェアだけで使用するデフォルトを無視"の後の操作"。

してください私は、このヘルプは、私のIC私の遅延モデルを作成する必要が相互にタイミング制約をデザインのに会うので、私はハードウェアに実際のモデルの良い方法を必要とする信号遅延合成されるとすることができますVHDLの実際。

ヘルプ任意の多くのありがとう！

 

[Guest]

[No message]

 

[Elephantus]

いいえ遅延が知っている合成、私は限り。実装設計遅延で、ターゲットの依存するチップと配置とチップの設計要素の中でルーティング。遅延ステートメントは合成の意志で破棄、おそらく/無視されます。

ファイルがある場合の制約の仕様に一致するタイミングに、必要な実際のハードウェアのコードのVHDLあなたにタイミング制約を追加する-必要になります必要とするか。制約をシンセサイザーチェックを使用してマニュアルのタイミングを指定する方法。

 

[noloser]

ハードウェア頂いたのための情報、少なくともで動作していないが、エンドiをしないコードを書く無駄に時間を。プロジェクトできる時間の1つの別の制約はされる別のモジュール内の？