[質問]技術のスケーリングと消費電力

[hebu]

場合は、実施する級プロセスの2つの、回路のコアデジタル同一
とシステムオンチップは、それぞれ。何の間の消費電力の関係
2つの実装？

単純な計算や任意のルールの親指？

おかげで、

 

[tarkyss]

あなたが参照できます。
デジタル集積回路
デザインの視点（Senond版）

 

[Guest]

[No message]

 

[hebu]

同紙によるとのP = * Cの* Vの˛* Fに

=活動因子
のC =静電容量
Vの=電源電圧
、f =動作クロック周波数

Toshiba参考文献の場合

はC = 0.18 ^ 2
Vの= 1.8 ^ 2

Toshiba参考文献の場合

はC = 0.13 ^ 2
Vの= 1.3 ^ 2（℃* Vの˛の_0.18um）/（℃* Vの˛の_0.13um）= 3.67

したがって、消費のシステムオンチップ回級プロセスは3.67消費電力？

技術場合proecessそれがある改善による場合は、巨大です。

 

[tarkyss]

はい、回路の同じ改善が、巨大な
通常は、そのプロセスのスケーリングは、デザインはますます複雑に。ですので、CPUの我々の力が確認できますがIntelのより多くの高。
ところで、Pは= * Cの* Vの˛は* fは電源のみ動的
、電源などの電源リークの種類の他の、それはもしかしたらそれ以上電流がリーク電流がする、とスケーリングプロセス増加の下で、システムオンチップ、リークの問題が深刻

 

[suituse]

リーク電力はハイテク下で0.13する必要があります支払わもっと注意を。消費同じナノでは、同じデザインのレベルハイテクHVTのまたは、別のパーセントSVTの電源のセルを使用異なる結果デザインがあります。

 

[hebu]

suituseは書き込み：

リーク電力が0.13以下でハイテクもっと注意を支払わなければならない。
同じナノのレベルで同じデザインテクノロジー、HVTやSVTの別の％はセル設計のさまざまな消費電力の可能¥性があります使用します。