質問をシミュレート

[Guest]

こんにちはすべて：
全体ループの午後振動を避けるために慎重に考慮しなければならない。
だから私はそれを確認してもらい
私の 回路の全体をループの午後をシミュレートしてほしい。この数字は以下の通り。
私はOpamp出力ノードで、ループを破るとACソ¥ースシリーズへ
戻る PMOSのゲート容量では、ノードを追加して
、 アンプのプロット結果。しかし
、 結果は約- 20dBの出力ノードopamp 。それを右か？
誰かが私のシミュレーションの午後取得するには
、 細部の方法を与えることはできます
か ？
大信号の安定性：
私は
、 それぞれ、正
、 負のが、金額よりも小さい単位の大きさを見つけることは
、 正と負のフィードバックを計算した。
私が
0 からVDD
に は
、 1nsの間をVDDランプは、バンドギャップ3us後、安定しているが
、これら の期間中にいくつかのリングで
は 、位相マージンはありませんので
、 十¥分に、この問題を解決すると思う
か ？とグランドの間の静電容量を追加します
か ？

ノイズ：
ノイズノイズシミュレーションモデルが必要ですか？私は
、 次のコマンドを使用するときにシミュレートします。
をVDD vdda 0集のAC = 1
。 12月10日のAC .1 10
。ノイズ五（ VREFの）をVDD
印刷ノイズinoise

結果です
****のsqrtの結果を積分（
5 ** 2 /周波数）
****合計出力ノイズ電圧= 63.5984uボルト
****総等価入力ノイズ= 200.0866
メートル ボルト
******

ノイズをシミュレートする方法を？
どうもありがとう！
投石
申¥し訳ありませんが、
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[news]

<a href="http://www.komputerswiat.pl/nowosci/sprzet/2010/32/wkrotce-nowe-dyski-ssd-od-intela.aspx"> <img align="left" src="http://www.komputerswiat.pl/media/2010/227/1341852/intel-ssd-zaj.jpg" /></a> Nowości będzie sporo, a najpojemniejszy model pomieści aż 600 GB!<img width='1' height='1' src='http://rss.feedsportal.com/c/32559/f/491281/s/cd099db/mf.gif' border='0'/><br/><br/><a href="http://da.feedsportal.com/r/78867813521/u/0/f/491281/c/32559/s/214997467/a2.htm"><img src="http://da.feedsportal.com/r/78867813521/u/0/f/491281/c/32559/s/214997467/a2.img" border="0"/></a>

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[dhasmana]

あなたは
、 その回路の2つのフィードバックループをしている理解しています。

は、 オペアンプの入力
で は
、 VEのFBのオープンループは
、 ターミナルでは
、 DCソ¥ースamp.Connect
（ - 、私はVEの反転/オペアンプのアンプの
p ）は
、 ポイントの動作点電圧と同じ
値 。

FBのループ
で は、仮想環境（ VEの または非
反転 オペアンプ
の 入力） 、 （オープンのACおよびDCの短い）と大型キャップ（
1階 ）は
、 オペアンプの入力側では
、 アンプのAC抵抗を挿入。

DO とは
、 AC解析では
、 ループ（ 2ループ）が壊れている時点では
、 ゲインと位相を参照してください
。 VEのFBのループのゲインは常に
- VEのFBのループでの利得よりも小さくする必要があります。
その点では、 VEのFBのループが開いているのは
、 午後参照してください。抵抗の前に
は、 AC すなわち。

よろしく、
Dhasmana 。

 

[xuel]

<img src=¥"http://images.elektroda.net/47_1175077301.jpg¥" border=¥"0¥" alt=¥"¥"/>私はどのようにopamp出力では
、 ループを破るか分からない。私はこのようなブレークuaually 。C2とR2の十¥分な、例えば1Mohm大1Mfとされています。C1 pmosミラー電流のゲート容量です。

起動中は
、 "リング"
は 正常
です 。常に"環"
を起動 中です。

騒音やノイズをシミュレートする方法が必要ですが小さすぎるのは
、 周波数範囲を除いては正しいものです。

 

[Guest]

xuel書いた：

[イメージ]時間**ポール： / / [ images.elektroda.net/47_1175077301.jpg /イメージ]

私はどのようにopamp出力では、ループを破るか分からない。
私はこのようなブレークuaually 。
C2とR2の十¥分な、例えば1Mohm大1Mfとされています。
C1 pmosミラー電流のゲート容量です。起動中は、 "リング"は正常です。
常に"環"を起動中です。騒音やノイズをシミュレートする方法が必要ですが小さすぎるのは、周波数範囲を除いては正しいものです。

 

[dreamteam]

バンドギャップの場合
に は
、 より良い両方の入力して 0.5 / -0.5 AC電圧源を適用するには
、 ループを開い
ている 。それにPM / GMのシミュレートする最良の方法
だ 。

また
、 実際にはループを開くことがvcvs使用することができます。

 

[Guest]

dreamteam書いた：

バンドギャップの場合には、より良い両方の入力して 0.5 / -0.5 AC電圧源を適用するには、ループを開いている。
それにPM / GMのシミュレートする最良の方法だ。また、実際にはループを開くことがvcvs使用することができます。

 

[xuel]

ので
、 出力ノイズの出力への電源からの転送ゲインで割った値からは
、 入力ノイズ、無用です。お客様のシミュレーション
から 、利得のPSRR
（ ）の60u200m = 3000分の1または- 70dB
です 。バンドギャップについては、出力ノイズは気にする必要があります。

 

[rock_zhu]

dhasmana書いた：

あなたは、その回路の2つのフィードバックループをしている理解しています。は、オペアンプの入力では、 VEのFBのオープンループは、ターミナルでは、 DCソ¥ースamp.Connect （ - 、私はVEの反転/オペアンプのアンプのp ）は、ポイントの動作点電圧と同じ値。FBのループでは、仮想環境（ VEの または非反転オペアンプの入力） 、 （オープンのACおよびDCの短い）と大型キャップ（ 1階）は、オペアンプの入力側では、アンプのAC抵抗を挿入。DOとは、 AC解析では、ループ（ 2ループ）が壊れている時点では、ゲインと位相を参照してください。 VEのFBのループのゲインは常に- VEのFBのループでの利得よりも小さくする必要があります。

その点では、 VEのFBのループが開いているのは、午後参照してください。抵抗の前には、 ACすなわち。よろしく、

Dhasmana 。