論理合成、クロックのデューティサイクル

[engr]

こんにちはすべて

クロック関係なく、ときにクロックを定義するのデューティサイクルをしません。

もし私が"パーセント"と"以外の50％デューティサイクルの"50のクロックを定義する何が起こるiは
、 クロックのデューティサイクルを自由に定義しています。
のおかげでadavnec

 

[rjainv]

場合は
、 クロックのデューティサイクルを自由に定義されていません。これはソ¥ースでは
、 クロック生成しているのは
、 仕様から来ると、PLLまたは結晶分圧器または直接使用してことができる。

両方がある場合posedgeとしてトリガフリップフロップnegedgeや設計にラッチしてしても問題だ。

 

[Guest]

[No message]

 

[dcreddy1980]

場合の合成について話している、あなたは
、 クロックのデューティサイクルを定義することができますし
、 設計の限界をanalyizeし
、 これを行うことができます：

create_clockコマンドオプションは
、 デューティサイクルを定義している- "
create_clock期間は4波形（0 3）[get_ports（clk）]

ここで私は75％clk、高さ25％CLKのローに行って