緊急

[zxasqw123]

こんにちは皆
私はデザインのH＆ことを理解しないSの理由はそうではないキャップの不一致が重要？
もし私がパイプラインの解像度をしたい設計12bitの詳細またはADC、私のキャップは、設計のHことができるとそうでないと一致する（0.1のS大きな問題で私％）であり、これは？
おかげで多くの

 

[ezt]

親愛なるzxasqw123、

直接影響を与えることは非常に重要なので、直線性をの入力ADCの信号にステージはもちろんのHのS /エンドフロントエンドの直線。しかし、操作がよく知られているフリップ周辺保持し、サンプリングはほぼ独立したコンデンサの不一致は、両方のため使用される同じコンデンサの利得は構¥造がいる利用団結としてのS / Hは。したがって、不一致がある統一のためにから逸脱しない比コンデンサ。
のサンプリングと、別のホールドで一方、場合充電コンデンサを1つの構¥造は、/ HののS再分配を利用使用している、不整合は、次のとなる重要な入出力特性ですので、：
Voutは=（以下Cs /チャンネル）。ヴィン
したがって、大容量コンデンサおよび/または不一致の補償技術を適用する必要があります。

よろしくお願いいたします。
EZT

 

[safwatonline]

私は信号を考えるサンプリングとして重要なことはされていないつまり、変更（出力される利得するだけでは（移動 ΔGの）*ヴィン
デジタル補正ので、もし容認この利得は、することができますしない私がすべての原因と彩度とオフセットのようだと思う、その効果は。

 

[Btrend]

引用：

私はなぜキャップの不一致がこれはS＆Hの重要な設計されていませんが理解できない？

 

[jeffsky520]

こんにちは、私は視点を賛成できません。、彩度キャップ構¥造私はHの再配布のS /考える場合でも、使用料の不一致の変動をもたらす利得だけでもすべてのデバイスができる仕事明らかにする場合ではなく、性能¥をHの影響/ Sの。

eztは書き込み：

親愛なるzxasqw123、それが直接ADCへの入力信号の直線性に影響を与えるので、コースのフロントエンドの直線性のS / H段は非常に重要です。
しかし、よく知られているフリップ周辺構¥造は同じコンデンサの両方のサンプリングとホールドの操作のために使用されるためのS / Hは、ユニティゲインはほとんどコンデンサのミスマッチの独立しているとして活用されてください。
したがって、そこ団結不一致のためから逸脱しないコンデンサの比率です。

電荷再配分のS / Hの構¥造は、サンプリングの1つのコンデンサを使用して別のホールド用いられている一方で、不一致が重要な、次のように入力出力特性は、以降になります：

Voutは=（以下Cs /チャンネル）。ヴィン

したがって、大容量コンデンサおよび/または不一致の補償技術を適用する必要があります。よろしくお願いいたします。

EZT

 

[zxasqw123]

jeffsky520こんにちは
返信あなたのおかげで、私はエラーと思うこの線形誤差は、私のミスマッチを％の1がキャップの場合ではなる例ではありませんがnonlinearity.butのために、それはつまり、私は入力1Vの電圧を、私はS＆0.99VにH得ることができる方法のみ解像度をすることができます12bitの私のですか？
入力をすることができます私の私の変更、電圧の例入力1.01V？
感謝

 

[Guest]

あなたは％0.025よりもできない得る12ビットをよりdontが一致あなたのコンデンサ。
あなたが一致する6ビットのうちの1％。番号を取得これらにしようか知っている私はいけないあなたは知っている場合

 

[iamxo]

ウスマン海は書き込み：

あなたは12ビットをあなたのコンデンサdontは0.025％よりも一致することができません。

あなたは6ビットのうちの1％のマッチングを得る。
どのようにこれらの番号を取得する知らないなら、私を知ってみましょう

 

[iamxo]

あなたはビットと"しかし、コンデンサのためのNビットADC、1 - Nに一致する必要が正確になります。"

理由となりうることを与える？私の前に材料すべてにしなかった参照してください。ありがとうございます〜を

 

[Guest]

[No message]

 

[Guest]

私はそれを考えて気づいていないかもしれないあなたがする必要がありますおそらく前に、この見てきた。[OK]を私は詳細に説明しようとします。

ADCのと仮定すると10パイプラインビットをビットを有効段階では解決1で構¥成され、10それぞれの段階。ある段階で、各要件は精度。方法は各段階の要件精度コンバータフラッシュ理想としてのパイプラインステージを後に検討している派生した。たとえば、最初の段階では残渣を生成し、ADCのフラッシュ理想的な転送してください9ビット。この最初の段階で残留ビットをする必要があります9される精度のビットように解決できる理想的なADCが。第2段階の残基が定めるようにする必要がありますが、8ビット精度なので、と。したがって、i番目の段階ではビットニッケルの正確でなければなりません。

精度はここを意味する）は、V - LSB_iは= 1 / 2 ^（ニッケル。

今1つは設計時にそのため、通常等することができます分割などエラーに一致する間の精度要件を別のエラーコンデンサ機構¥に使用する表¥示されるパイプラインでは、エラーのADCの利得アンプ-、そのいるオペアンプのセトリング、エラーを、この精度の予¥算は、エラーが異なるこれらで割った値の間。一般的に、各エラーの要件は、LSBの半分は。したがって、上記の式は（^ 2が、それぞれの精度要件が書かれたの1 / N - i 1）を

1つは、時間をすることができますセトリング6dBの、で1オペアンプ保守的な設計としてアンプの利得が増えた/に変換）2 ^（ニッケルステージをそれぞれの設計はまた、と同様に精度とは、増加一致要件が厳しいものです。

 

[iamxo]

そうですか。
だから、実際には、コンデンサは、それぞれの一致の決議を有効場合すべての段階があり、パイプライン1ビットに沿って段階であるビット（ニッケル）は中のN - 1）（ビットではない前に何を言わ場合は。リラックス右午前、後でパイプラインステージしない通常、われわれが私をすることができるマッチングはコンデンサには、って？

 

[Guest]

はい、私は少しステージ解決1最初の1として使用されたNの特殊な場合。はい後期の要件を持って解決は非常にリラックスしたマッチング、利得誤差と。場合、設計低あなたが心配電力その後、緩和このことから利益をする必要があります取得します。何度も言ったことの美しさのは、すべての最初にパイプラインステージは、ステージをデザインする（これはステージのデザインをコピーして同じ。）厳密にと。厥かなり1つではなぜ増加するとデザイン緩和、これらの利益を実際に抽出フルタイム。