簡単なVerilogの質問

[Sobakava]

私はCPLDを実装パターンXC9500のジェネレータを使用してVerilogおよび。

パターンは、入力クロック生成された。

あるカウンタは、それはカウントがパルスを生成する処理カウンタの値です/ケースは/ブロックendcaseの...
ときに21048に達するとカウンタは、私が開始フレーム、次の設定を0と...

自由にジェネレータを実行している私のパターンが、問題があるない...

しかし、今私がトリガ外付けジェネレータを必要とする制御...
場合、正または負のピンのSTARTエッジが検出されたから
ジェネレータは、一度に実行する必要が...1つだけターンは、行う必要があります
次にそれが21048に達すると、それがトリガスタート、次の必要が停止するまで...

入力main_clock;
]レッグカウンタ[を午後二時00。
レッグcan_read = 0;

常に@（posedgeのmain_clock）
始める

（もしカウンタ== 21048）
始める
カウンタ= 0;
can_read = 0;
終了

場合（can_read）
それを開始する/読むことができますを開始/
カウンタ=カウンタ 1;

ケース（カウンタ）
1：開始...終了
2：始める...終了
endcase
終了
終了私は...デザインCAN_READ追加と呼ばれるregをする

入力readit;
常に@（posedge readit）
始める
can_read = 1;
終了READITとしてピン私が述べたように、ときに検出された正のエッジは、can_readビットが設定されますと、パターンが生成されますmain_clk設定されるまで残ってcan_readは。ときに21048に達するカウンタ、can_readは停止しますジェネレータなることがリセットしましたパターンと...

ザイリンクスのISEデザインを、このことを実装と私はチップに読み込むには、それが仕事だがしない...ジェネレータは、常に実行され、私は....ピンREADITすることができます使用していないを停止し

ブロック）されていない2つのでは）可能¥can_readに設定/レジスタをリセット（別常に@（posedge. ...？

任意の意見？

 

[Guest]

、neccesarryはそれを、あなたのカウンタを開くか、または可能¥性がありますそれは
ダウンカウントする彼が聞かせて？

 

[Sobakava]

確認私はテーブルをケースすることができますし、それは逆endcaseの-よ私は必要とする変更ケースを...
なぜですか？私はエラーをこの午前取得：
エラーは：NgdBuild：755 -ライン15'でcounter.ucf'：）の（ネットでしたを見つける
'readit'をデザインします。ネットを適切な指定エラーを抑制するこの
名前または制約を削除します。'オブジェクト無視無効制約を上に入出力は¥¥
名'プロパティ）ができるユーザーの行もされるコマンドスイッチaul設定（-てください。
エラー：パーサー：発生しました認識制約が解析- 11。
エラー：NgdBuild：19 -エラーが見つかりました。"counter.ucfは"中の解析制約をします。常に@（posedge readit）
始める
can_read = 1;
終了

しかし、ピンが出力に追加ダミー私はそれを切り替える@このエラーをposedgeのものではありませんREADITそれは：

常に@（posedge readit）
始める
can_read = 1;
ダミー=〜ダミー;
終了なぜ？

私は....と仮定削除ISEは、常に@（posedgeのreadit）ブロック
私は文を残し、のみcan_read = 1 ...
can_read regがあまりにもブロックです（使用されて、常に@ posedgeの）main_clock。
禁止されてはできますか？どのようにこの問題を解決するには？

 

[yeewang]

それが禁止されていません。使用するときuは思うの上、
常に@（posedge readit）
can_read = 1;
そこcan_read 1つの可能¥値が対応のみなので、それは明らかに1つの定数にすべきことが最適化された、それはコードをですかウルにしたISEは。
あなたは、そうHDLの新しいのモデリング例u'd /よく読む本を。

 

[llrry]

警告を確認した後、合成回路のRTLを見るまでデザインをあなたの削除シンセサイザを見つけることを理由。

 

[Guest]

[No message]

 

[Sobakava]

私は、問題を減らすとされますかしようとすると私は何を：

チップ私の入力方法：
時計
リード

出力：
フレーム

Iフレーム周期としてカウント/リセットすべての呼び出し...達したときにページの先頭クロックカウンタは実行さんは、クロック、それはリセットされます1つのパルスのフレーム信号が出力されますで。私がカウントを中にタスクを実行するいくつかの他に必要なカウンタです。

正のエッジのREADパルスが設定され検出された次のフレーム場合、このビットはです（パルス）で設定されるビットがアクティブする必要があります長さrisignエッジ一切、私が...）ブロックする自分のタスクをposedgeクロックで（@

パルスの次の開始時にフレーム場合、読み取りがされ、新しい、このアクティブビットはクリアされる必要があります...

私の問題のメカニズムですアクティブ/リード私はできない実装...私は学習者の自己の専門家ではないのVerilog、私は

<img src=¥"http://www.edaboard.com/images/smiles/icon_wink.gif¥" alt=¥"ウインク¥" border=¥"0¥" />
0.1。常に@（posedge読み取り）
0.2は開始
0.3。activate_it = 1
0.4。エンド
0.5。
0.6。常に@（posedgeクロック）
0.7は開始
0.8。カウント=カウント 1
0.9。場合）（カウント== 0
10。始める
11。場合（activate_it）
12。始める
13。activate_it = 0;
14。アクティブ= 1
15。終了
16。他
17。アクティブ= 0
18。終了
19.endザイリンクスのISEはラインを受け付けません3 ...

常に@（posedge読み取り）
始める
activate_it =は〜activate_it;
終了
：もし私はしないこと、エラーなしで設計を私は、することができます実装、常に@（posedge読み取り）
始める
activate_it = 1;
終了
警告が"ないことを私は：XSTを：647が-入力<READ>は使用されません。
メッセージが表¥示さ...
エラーは：NgdBuild：755 -ライン16'でcounter.ucf'：'）の（でした見つけるネットを読んで'で
エラー：パーサー：発生しました認識制約が解析- 11。
エラー：NgdBuild：19 -エラーが見つかりました。"counter.ucfは"中の解析制約をします。私は最適と考えですので、合成ツールは、それを削除...私は人と思うなそれが基本的な質問が、私は本当に助けを必要と...

添付ファイルの画像がないと午前私はあるものの図のタイミング...
申¥し訳ありませんが、添付ファイルを、この必要があります表¥示するにはログインしての

 

[4]

カウンタが数を様々なあなたのです珠優先する彼の状態することができます与えるHIV感染に。また、外部triger 0にする必要がありますカウンタをあなたのリセットされます。とぶれはアウトフレーム新しいことです開始点を。

 

[Sobakava]

私はトリガ外付けすることができますカウンタがリセットされます。これは時間エバート値固定すべきカウントまで希望...

 

[Sobakava]

-マルチソ¥ースでユニット<counter>上の信号528 Xst：：警告ロジックで置き換えられることは<activate_it>
信号は、GNDに滞っている
エラーは：Xst：415 -合成に失敗しましたそれは何意味ですか？

 

[nicolepsn]

<img src=¥"http://www.edaboard.com/images/smiles/icon_rolleyes.gif¥" alt=¥"ローリングアイズ¥" border=¥"0¥" /> 私は正しいと思うものyeewangは言う！wahtはさらに、次の2つの信号と同じ割り当てる値をしないようにできるシミュレーションをalways.did -あなたが中古？右のそれを何ですか？

 

[Sobakava]

私は理解し、その
しかし、私は1つのことができるのビットを設定する"常に"と、それをリセットする、常に他の...

合成ツールは、これを合成していないことができますが、

"何をすれは？"

画像をご参照ください、あなたが必要と私はよ理解どのような...