私は

[leongch]

やあ、
私が表¥示されないことができますドビュッシースケマティックビューアでの回路図。私は
、 コンパイルを実行する
、 すべてが上手くシミュレーション波形を含む。ただ
、 私は、i必要に応じて
、 トップレベルモジュールのshematicが表¥示されないことができます。は、Verilogテストベンチの問題が原因ですか？どのような問題があるのでしょうか？

開始する
$ fsdbDumpfile（"top.fsdb"）;
$ fsdbDumpvars（0、上位）;
$ fsdbDumpon;
（$の場合のテスト$ plusargs（"dump_core_only"））
$ fsdbDumpvars（2、top.transcieverB_chip）;
その他の
$ fsdbDumpvars（0、top.transcieverB_chip）;
終わり

他の場合（$テスト$ plusargs（""））dumpvcd
開始する
表¥示$（"ダンピングVCDリー...");ファイル
$ダンプファイル（""）top.vcd;
$ dumpvars（0、上位）;
終わり

 

[cganeshprabhu]

が
、 シミュレーションとドビュッシーのスケマティックビューアの間のリンクはありません。一度デザインをコンパイルし
、 ドビュッシーの設計に読み込まれる場合、nTraceとしてだけでなく
、 回路図は
、 完全なデザインを表¥示することができる必要があります。

してください1回以上ドビュッシーのデザインをロードした後のエラーをチェックします。

 

[alpeshchokshi]

また
、 新星参照をŬに役立つマニュアルを参照してください

 

[Guest]

[No message]

 

[ray123]

1。完了ドビュッシーライセンスをお持ちですか？あるいは単にnWaveライセンス？
2。確認してください指定した場合topModule、ソ¥ースファイルとライブラリ。

コマンドでドビュッシーを起動するには：
ドビュッシー[<オプション>] [<ソ¥ースfiles>の]

いくつかのオプション：
- VHDLの|のverilog：インポートする設計のための言語の種類を指定する
ソ¥ースから（デフォルト）のverilog
-ページの先頭<topModule>：インデザインの指定する最上位モジュール
- libに<libName>：名前のライブラリを指定
- f
< ファイル名：すべてのソ¥ースファイルのリストファイルを指定する