私は、VHDLツールを無料で必要な

[Altafhal]

こんにちはお友達
私は、Verilogに新しいですとVerilog無料のツールをいくつかの必要がある
私はとモデルシムの学生版を持ってもエラーを勉強その手動で始めたが、コンパイルを私にそれを与えるコンパイルコードを私が。
私はツールを必要とするいくつかの他
感謝

 

[Guest]

[No message]

 

[jituelect]

お手伝いを経験してもしないですることができますVerilogのリンクは、これらの可能¥性があります
http://www.verilog.net/free.html
http://www.vlsichipdesign.com/free_verilog_simulator_download.html
http://www.icarus.com/eda/verilog/

これは、オープンソ¥ースのすべての

<img src=¥"http://www.edaboard.com/images/smiles/icon_biggrin.gif¥" alt=¥"非常にハッピー¥" border=¥"0¥" />

 

[pini_1]

私はプロジェクトの私のすべてを使用イカルスのために、ほとんど。私は強くそれを使ってお勧めします。

イカロスのでは私のサイト（http://bknpk.no-ip.biz）の例とたくさんのコード無料を使用してスクリプト。

例として：
次のデバイスはフリップフロップの小さな設計構¥築されてのFIFO。私はテストを自動化見つかったデザインをいくつかの場所は、Web修正するいくつかのバグを、スクリプトはPerlの作成、テストをテストベンチを。このサイトは、3つの意志を示すすべての。

http://bknpk.no-ip.biz/MiscellaneousHW/regFIFO.html