私は、VHDLでの排他的論理和を書き込むために感謝の助けが必要

[program]

こんにちは私たちは、クロックサイクルごとにBのための新たな価値を得られるように、次式のVHDLコードを書いた一人一人。すべてのボディは、設計（周波数）の速度を上げるように、この方程式を書き換える方法を知ってください。 ：STD_LOGIC_VECTOR（0 downto 11）で、B：アウトSTD_LOGIC_VECTOR（0 downto 11）; B（0）

 

[rca]

あなたが速度を上げるために示している場合には、合成中にいくつかの問題があるのですか？速度を減少させる唯一の方法は、パイプラインを追加することです。合成は、できるだけ周波数の要求を達成しようとするとロジックが変更されます。

 

[program]

リプレイのおかげでRCAは、デザインが問題なく合成、しかし我々はそのような（9）と（10）のようにわき同様の信号を取る最大周波数、E、Gを得るために何らかの形での排他的論理和をアレンジすることができます私は意味した。

 

[rca]

私は、XORの方程式が最適であると信じていた。合成は最も遅いロジックを見つけるために、この見ていきます。あなたは限界とマージンは何か、知っている合成の頻度を増やすこともできます。

 

[program]

おかげでRCAは、私はあなたに同意する。

 

[wsong0210]

現在は50MHzで実行できると言う。何があなたの回路行うことは、私は（n）に何が起こるか知らないのではないか（n）から次式に従って計算さB（n +1）になりますそれがBによって更新される？とにかく、あなたが（n）からB（N +2）の計算式を見つけ出すことができれば、あなたは元のものに相当する2サイクル、でこれを計算することができます。その結果、新しい方程式は、25MHzで実行することではなく、通常はパイプラインのないレジスタとして25MHz以上faterできる必要があります。代わりにあなたの時計を削減するマルチサイクルパスと出力を、他のすべてのサイクルを登録されているとして、この部分を制約することができます。方程式は30MHzで動作可能であればHopfully回路は、60MHzで実行することができます。他の方法は、また新たな方程式を計算し、それは余分なこと。その後、すべてのサイクルでは、両方の（n）からB（N +1）とb（N +2）を計算することができます。その後、速度を助けるかもしれない他の人のことを行ういくつかのクロックを保存することができるかもしれません。とにかく、私は極端なケースでは、合成の速度の目標を満たすことができない場合、我々は、回路の構造を変更するより多くの並列処理を行い、スピードアップするタイミングはありませんができる、と言ってしようとしています。