私は、回路内のノイズ源を追加するにはどうすればよい

[niloy2k]

HELO ...私はアンプでロック（位相高感度な検出システム）の設計であるプロジェクトに取り組んでいます....ダ·プロジェクトの私の主要な目的は、私の問題はノイズの高レベルに埋もれて非常に弱い信号を抽出し、増幅することである....どのように私は回路のノイズ·ソースを追加するのですか...そしてどのように私はノイズ源に信号を追加するには？私は本当に助けに感謝します...ありがとう

 

[JoannesPaulus]

あなたは、ランダムな周波数と位相で正弦波を使用することができます、またはあなたは、MATLABのノイズファイルを生成し、回路図でvpwlfソースを使用したり、ノイズを発生するVerilog-Aのブロックを書くことができます。

 

[niloy2k]

私はMatlabのに慣れていないです、そのように私はそこにノイ​​ズ·ファイルを作成する方法の多くのアイデアを持っていけない.... Verilogのどちらについて多くわからない....事件を解決するmighte任意の電気部品はありますか？または他の選択肢？感謝

 

[JoannesPaulus]

これは妖怪のために働く必要があります。 VNOISEと呼ばれる "機能的" cellviewを作成し、以下のコードをコピーして貼り付けます。新しいシンボルを作成し、回路図にそれが含まれています。 `" disciplines.vams "モジュールVNOISE（out）を含んでいる;出力OUT、電気外、パラメータ本当の期間= 1.0E-9;パラメータ本当のVN = 1.0;整数xを、アナログは、@を開始（タイマー（0.0、期間））はx = $ランダム* VN、V（アウト）

 

[JoannesPaulus]

申し訳ありませんが、私はこれが良いコードで、少しミスをした： `" disciplines.vams "モジュールVNOISE（out）を含んでいる;出力OUT、電気外、パラメータ本当の期間= 1.0E-9;パラメータ本当のVN = 1.0;実数xを、V（out）;をアナログには、@（タイマー（0.0、期間））はx = $ランダム* vn/2147483647.0開始