直流合成質問ですか？

[MediaTek]

もし私async_setとasync_resetとDFFが必要
（posedge clkまたはnegedge zrstまたはposedge sset）は
、 常に@

ときに使用する
/ /"one_hot"zrst、ssetシノプシス
（posedge clkまたはnegedge zrstまたはposedge sset）は
、 常に@
....
合成
して、合成には使用しない
（posedge clkまたはnegedge zrstまたはposedge sset）は
、 常に@
....
私は、2つの合成結果を確認
ネットリストは同じです
。 見つけるか？
なぜ????????????????????????????????????????????????? ？

方法を知っている/ /シノプシスfull_case one_hot ............
合成のログファイルまたは.....)（から取り組んでいる
？

 

[tony_taoyh]

どんなタイプの生成されたネットリストは
、 このDFFを使用ですか？

ありがとう。

 

[kxchorus]

これは
、 ライブラリ内のDFFのは、RTLのニーズがどのような種類に依存します。

 

[Guest]

通常は、1つのシステムだけでは1つだけRESET信号CLRまたはDFFのSETピンの両方ではなく、それらに接続しています。だから、その結果はalwaysの古語と同じです。

 

[Guest]

がある場合は
、 リセットが存在するあなた。libファイルを検索チェック/ DFF設定

 

[Guest]

最初は
、 レジスタのようなタイプが含まれていることを確認するあなたのライブラリーをチェック;
2番目は、次のを助けるかもしれない：
Verilogのセットとリセット用の属性があります：

/ / async_set_resetシノプシス
/ / sync_set_resetシノプシス
/ / async_set_reset_localシノプシス
/ / sync_set_reset_localシノプシス
/ / async_set_reset_local_allシノプシス
/ / sync_set_reset_local_allシノプシスサンプルVerilogコードの同期設定フリップフロップと同期リセットのフリップフロップを推論する：
-------------------------------------------------- --------------------------------------

モジュールsync_set_reset（clk、d1を、D2面、ﾝトンセット）をリセットします。
入力CLK、リセット、セット、d1を、のd2;
出力y、トン;
/ /設定"sync_set_reset"リセットシノプシス
ﾝトン登録番号;
常に（posedge CLK）の@
開始：synchronous_reset
（リセット）の場合
ﾝ= 1'b0; / /同期をリセットする
その他の
ﾝ= d1を;
終わり
常に（posedge CLK）の@
開始：synchronous_set
の場合（セット）
トン= 7:0; / /同期設定
その他の
トン=のd2;
終わり
endmoduleには
、 属性が正しく適用されたの確認
-------------------------------------------------- -

する前に、HDLコードを読み取りDesign Compilerの変数を設定する

hdlin_report_inferred_modules =冗長

連続したセルの完全な推論レポートを取得する。あなたの後
HDLでは、推論のレポートをチェック読み取りを参照するための属性
が正しく適用されました。

3番目の場合は必要なのは
、 非同期リセットが含まれていることを確認すると同時に
、 同じモジュール内に設定します。効果があり、それには
、 静的タイミング解析を行うことは簡単ではないの信号の非同期機能¥に関して。場合は、その方が良いようなコーディングスタイルを避けるためだろう
、 非同期リセットの良い経験をしている。のみaynchronousリセットなどの許可され
、 あなたのコーディングをお勧めしますので、それをテストやタイミングの解析には難しい
、 特に内部の非同期信号の使用を避ける。

 

[Guest]

[No message]

 

[sunms]

こんにちは男
これは
、 使用のlibに依存します。
場合は
、 リセットして設定する関数、またはサポートするだけでOKを設定またはリセットする訴訟を確認します。