直流合成エラーをシミュレートしながらシステムは、モジュールのVerilog

[satyakumar]

こんにちはすべて、
イムは、システムのVerilogで、非同期FIFOを視覚認識モジュールのポートが定義されて宣言をパッケージを使用している

例：モジュールafifo（入力package_def：：struct_defのstruct_inist、
入力ロジックがport1、
出力論理ポート2）;

そして私は、DCを使用して合成しようとしたが、それは構¥造をunsuported言って宣言した合成パッケージエラーをします。

取得シミュレーションをしながら何の問題もなかった私は、私の疑問は、宣言ポートですのタイプを、このことをサポートしますかDCは。

すべてに感謝

 

[Guest]

[No message]

 

[sumit_techkgp]

これは、構¥築を意味直流dosentのことをサポートする。Uがに関するシノプシスをすることができます参照してくださいという
スミット