発振器をverilogAの質問のADHLまたはゲートモデルコード

[beabroad]

私は発振器制御電圧をモデル化ゲートしたい。
それは言って、そこに入力は2、1 VfreqですVgateであり、他の。
ワン場合はVgateは、VCOは、停止します。
0時ですVgateはゼロ、スタートのVCOに発振し、その段階では初期。
私は、VerilogのAMSの言語に私のニューカマーとシミュレーションプラットフォームを実行設計のICを使用ケイデンス。
ヘルプお感謝を。

 

[Guest]

[No message]

 

[eng_Semi]

アナログを開始
@（クロス（Vの（Vgate） - 1しきい値電圧））
はx = 0;
@（クロス（Vの（Vgate） - -1しきい値電圧））
はx = 1;

周波数= VCの コ*;
位相= IDT社（2 *'M_PI *周波数）;
Vの（アウト）< 罪（位相）* xの;
終了

私はuを期待してこの役立つことがありますコードは