甲DDR2コントローラvirtex5

[hastidot]

こんにちはすべて私はザイリンクスFPGA、virtex5のISE（11）のRAMコントローラとしてMIGコアを生成している。私は、PLLをusuingせずにデザインを生成している。生成された右クロックするためには、私のトップmouduleで私インスタンスのDCM。私は自分のデザインをシミュレーションとして、私はすべての適切なクロックとリセットは、すべてのモジュール用に生成されていることを参照してください。 Buはいくつかのモジュールが正常に動作しないトン。 EGはphy_initモジュールでphy_init_done信号は決してハイになります。どのような順序でエラーの原因を見つけるために行うには私のためにayさんの提案はありますか？事前に感謝

 

[rhaynes]

私は明らかにすることができる何かを示唆するつもりだと私は、ザイリンクスのDDR2のものを使用しているので、私は、PHYで使用されて自動アライメント方法を信じてSDRAMの/リードバックテストを書いていないので、それが必要なSDRAMのシミュレーションを、それは久しぶりだモデルが正しく真行きます行わ初期化する前に取り付けられる。レイ

 

[hastidot]

こんにちはお返事をいただき、ありがとうございます。あなたは、私が注文phy_init_done信号が実現することが私のデザインでddr2_modelを使用していることを意味ですか？私は、私の最上位モジュールのddr2_modelをインスタンス化し、問題がまだ存在しています。あなたはそれ以上の推薦をお持ちですか？

 

[shyam4908]

こんにちは、この1に従ってみてください。モデルのチェック問題を提起のクロック周期は、2の動作範囲ウル内にあります。チェックwhethetは、接続のDDR2モデルは、甲3に有効なすべてのfetauresをサポートしています。チェックinitiationlationは、DDR2モデルでは、init実行指示4を参照してくださいする必要があります。すべてのタイミングparamemter - shyam

 

[rhaynes]

初期化では、いくつかのデータは、SDRAMのモデルに書き込ま表示されるはずですし、そのデータがリードバックを取得を参照してください。あなたは、initが開始されていると思う場所とは、RAMの書き込みサイクルを見ることができるかどうかをシミュレーションで見てください。あなたがして甲のコード、またはinitのように言われていないことができない場合はリセット状態に保持されている。あなたは、SDRAMのライトサイクルを参照してくださいしない場合は、正しいデータが異なるものが多くなることが、問題は少しトリッキーですし、リードバックなって表示されません。すべてのエラー/警告が出SDRAMのモデルのつばがありますか？レイ

 

[hastidot]

I'vは、DDR2モデルの機能をチェック。すべてのタイミングおよびクロックが正しいことを確認します。私はサイクルが書き込み処理を引き起こす書き込みいくつかの信号は、PHYレイヤモジュール（phy_init_doneなど）で生成されるハイにする必要があります表示されません。しかし、彼らはシミュレーションにより有効に取得しないように、ない（ddr_dqバスはいつもの"z"）ラムモデルのデータが書き込まれます。 :--(私は必要の出力信号をアサートするためのモジュールphy_initにつながる信号をアクティブにすると思うが、私はそれが何であるかわからない！:-( :-( :-(を

 

[rhaynes]

XAPP858のappnoteは、PHY層はの初期化をできるだけ早くシステムリセットデアサートされ開始することを言います。私はappnoteの終了チェックをして、私はリセットの極性の表示を見ていない。 （または、3クロックを供給している？）が機能しているインフラストラクチャのブロックのクロックアウトを確認してください。システムリセットは、クロックのいずれかに動作しませんが間違っている場合、私は思います。リセットとクロックはすべてして修正している場合XAPP858はあなたのinitプロセスが起動しない理由への洞察を与える可能性があります物理レイヤデバッグポートと呼ばれる言及するものがある。レイEDITは - キャリブレーションを行うのPHYについての私の以前の記事はほとんど間違っていました。 Virtexは5のVirtex 4は私が過去に使用したことだとは異なることを行います。正しい手順については、XAPP858の図15を参照してください。

 

[hastidot]

親愛なるrhyansは、ご返信いただきありがとうございます。これは本当に便利でした。私は、ボードの設計を実施した。私は、UCFファイルのリセットとしての私のプッシュボタンのいずれかを使用します。ボタンを何度も（リセットをデアサート）、今phy_init_done信号が高い定期的に他のすべてのバスが正常に初期化され行く押した後。私は本当にあなたの助けを感謝しています。すべての私を助けてくれてありがとう。

 

[permute]

私はこれを最後に使用したときは、PHYのコントローラは、デバッグ情報を提供する。たとえば、ステートマシンは、常にステージを1つ、2つの通過するフェーズ3で問題を抱えている最初のICで失敗します。これはカスタムPCBれている場合、このはんだ付けが不良に起因する可能性があります。あなたは正しいタイミングcontstraintsを提供していない場合にも、タイミングの問題に起因する可能性があります。また、設定の問題に起因することができます。 anycaseで、または、障害の正確なポイントを決定する障害の最初のポイントを、少なくとも役に立つかもしれません。