最終年度のプロジェクトのためのFPGAを使用して設計するPLL！

[arbalez]

私はループをロックされているすべてのデジタル位相を設計する上で意見を求めています。それは、最終年度のプロジェクトのために非常に簡単ですか？またはそれは、最終年度のプロジェクトであることに価値がある？私の講師は、FPGAとそのようなPLLを設計することが容易であると述べた。とアナログの一つは非常に厳しいです。ので、私は進むか、アナログのものを設計する必要があります？あなたの提案を記入してください。 TQ。

 

[arunragavan]

よくADPLLのデザインはちょっとシンプルです..デジタル制御のオシロスコープ - よくWOT uはADPLLにおける基本的なbuildinブロックは、最初はローパスフィルタと、最終的にDOCが続くPFDであるかを理解する必要があります。 uはurのADPLLの出力を得るwudをこれらのブロックをシミュレートしてみてください..位相と周波数の両方がロックしています。私はADPLLs上でいくつかの材料を持っている..必要に応じて私はそれらをアップロードすることができます。に関してと、

 

[arbalez]

私はそれが必要だと思う。あなたは、ファイルをアップロードしてくださいできますか？ ADPLLのために多忙なものをVHDLのコードを書くのですか？おかげで。

 

[arunragavan]

ここの井戸は、このテクニカルペーパーのトピックは、デジタルのFPGA実装となるADPLLsデジタルフェーズロックループ（PLL）マイクデロング2004年5月13日トピックに関する情報を含む文書がロックされたループを段階的です。あなたは、に関してでこの情報がお役に立てば幸い