時間の違反をセットアップおよびホールド時間

V

vivek

Guest
こんにちはこれを明確にしてください：私は2つの回路、セットアップタイムの違反で1つ、私の選択肢になるはずホールド時間違反、と他の間で選択する必要がある場合は？どのようなセットアップを固定する方法があり、RTLコードで時間違反があるか？事前に感謝
 
セットアップは、遅延が1サイクルよりも長いことを意味すると、合成ツールは、修正させることができる違反を保持する、二つのFFSの間の組み合わせロジックを減らすことができます
 
私が選択を行う必要がある場合、後者はそう簡単にはいくつかの組み合わせロジックを追加することで修正できるので、私は、後者を行います
 
私は、ホールドタイム違反と回路を選択すべきだと思う。ためホールド時間の違反のために、あなたはそれを修正するために遅延を追加できますが、setuoの時間のために、あなただけのスピードを向上させるための回路を再設計することができます。敬具[引用=ヴィヴェック]こんにちは、これを明確にしてください：私は2つの回路、セットアップタイムの違反で1つ、私の選択肢になるはずホールド時間違反、と他の間で選択する必要がある場合は？どのようなセットアップを固定する方法があり、RTLコードで時間違反があるか？事前のおかげで[/引用]
 
セットアップ違反は、可能であれば、より低いクロックで動作するシステムによって解決することができます...ホールド時間違反、データパス上のFFの間にバッファを追加することによって減らすことができます。
 
ホールドタイム違反がある回路は、uはレイアウト（P＆R）中またはDCでそれを修正することができます。遅延を追加すると、（バッファ）uは回路を再設計や最適化するための贅沢をお持ちの場合は...その後、セットアップ違反回路男を進める。最後に、それはウル呼び出しです。私は私の考えだけを与える。それが役に立てば幸い：）
 
セットアップ違反のある回路は、動作周波数が低減されていない限り、失敗にバインドされています。簡単だと多くなるような設計を拾う効果のCKT速度をdoesntのホールド違反を修正することは、容易に修正できるようにバッターです。
 
ハイヴィヴェック、二者択一のは間違いありません。 Bithを修正することができます。セットアップ違反は、低い周波数でデザインを実行することによって修正またはそれが元のものよりも高いパフォーマンスを得られるようにはい、ロジックを再設計することができます。違反が周波数に依存しないホールド。操作の。 P＆Rでトレースをlenghtningしたり、データがアクティブなクロックエッジに対して少し遅れて到着するように、データパスにバッファを追加することによって除去することができる。
 
セットアップ違反が修正することができる、ように http://www.edaboard.com/viewtopic.php?t=80004&highlight=hold+violation ：こんにちは、この議論は以前に行われ、このように結論されていますデザインは、低いクロック周波数で、それを実行することによって、実装/プロトタイプ宣言された後も、ホールドタイム違反がクリティカルパス（データ）とそうで追加されるバッファが実装後に修正できない必要。そう、ホールド時間違反は当然の選択です。教師は何て言うの？
 
ホールド違反と後者を選択！ホールド違反は、バックエンドで修正される予定です！
 
私がセットアップ違反を選択するとbetter.bcozは、前述のセットアップは、我々が保留の問題を解決できないoperting frequence.ifを減らすことによって固定することができる、我々は先に進むことができない言われると思う
 
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