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こんにちは皆、
私は、CLKがハイスピード高速クロックは、作品の出てくるのIP、その端上のすべてのアウト時間のデータが来る。私のデザインは2が必要ですが、このクロックを分割私は、私は、PLLは午前(そうする単純なフリップフロップの構¥成を使用する利用可能¥です)。私の関心は、CLKが私の分周クロックの高速エッジは上から乗っかもしれないデータの到着点のいくつかを後で取り合っているにフリップフロップを。危険は、データを失うことです。後半エッジは何に到着の可能¥性を扱うことができる私がするか?
ありがとう。
私は、CLKがハイスピード高速クロックは、作品の出てくるのIP、その端上のすべてのアウト時間のデータが来る。私のデザインは2が必要ですが、このクロックを分割私は、私は、PLLは午前(そうする単純なフリップフロップの構¥成を使用する利用可能¥です)。私の関心は、CLKが私の分周クロックの高速エッジは上から乗っかもしれないデータの到着点のいくつかを後で取り合っているにフリップフロップを。危険は、データを失うことです。後半エッジは何に到着の可能¥性を扱うことができる私がするか?
ありがとう。