時計の要素squentialのピンでCLKの適用通知しない

[zhipeng]

場所場合、それらため、で信号を私が適用されるクロックにロジックエレメントの一部の組合せは、出会いSoCのであり、ピンにCLKの適用されない直接のコンパイラのRTLで非同期としてシーケンシャル要素が扱わ？

のシーケンシャル要素ピンD -チップ出力（同期）クロックと同じまたはこのクロックには、タイミングパスは、分析されていません。どのように分析しないタイミング私は強制的にRTLのコンパイラと、これらのパスが含まれてSoCの出会いは？ありがとうございます。

 

[randyest]

私は次の完全にしない。はい、クロック信号は一般的には、ラッチフリップフロップ接続するためにクロック端子（シーケンシャルセルRAMを）彼らはゲートすることができます時計のような適用もできます（組み合わせロジック）またはフリップフロップ（データ入力などの分圧器をする。）場合はあなたの時計信号が意図をあなたのすることです行くの組合せを理解ツールは、ロジックRとはP＆合成確認をお持ち慎重にする特別なタイミングする制約をする。

詳細を場合に役立つ私は多分できるすることができます詳細をさらにいくつか提供します。

 

[Guest]

[No message]

 

[eltonjohn]

私が思う取ることには私の私は理解は何ですasked.Hereあなたは：
マクロセル上の任意の入力は、クロックすることができますしています。しかし、問題はレースであることになりますが。回路はあなたのためになることが非同期behavior.Thoughを判断するハード"は"動作するはずです。合成ツールが保証できないことタイミング尊敬されます。特定の行のためにクロックするたびにはWillいる場合は、ルート理由はチップ別のが得それはするタイミングがされますので、行をthose必要がありますuse。Andマクロ修飾子を、信号の方法があります。非同期designsが援用さbad。
私はそれらを考える宣言しようとすること次の制約にするhardツールwill veryてください。前started私がされた年、私は15リコール私は！day WHOLEれる機能¥ルータをsimilar.Theしようとする何かの結果は非常にされなかった良い。

 

[randyest]

eltonjohnのポストだと思います助け私は、私が理解し状況を。

set_min_delayをする場合とすることができます使用set_max_delayするパスを制約非同期。あなたはまだ等、準安定して、ループが不安定になる、非常に慎重を避ける競合状態を、それは可能¥です。

 

[jassen]

ロジックでくださいこれらのクロックツリーを使用すると、生成？あなたは、クロックルートに移動することができますロジックの後にこれらの。
またはが必要な場合、ロジック、これらの設計のための同期更新した。