Sep 12, 2012 #1 Y yourcheers Guest すべてのボディは、TIMEデータ型は、System Verilogで4状態である理由上の任意のアイデアを持っていません。それは、 "論理"、 "REG"＆ "整数"の4状態を持っていることは理にかなっています。しかし、なぜ時間？
すべてのボディは、TIMEデータ型は、System Verilogで4状態である理由上の任意のアイデアを持っていません。それは、 "論理"、 "REG"＆ "整数"の4状態を持っていることは理にかなっています。しかし、なぜ時間？
Sep 12, 2012 #2 D dave_59 Guest の時間のデータ型は、reg [63:0]の同義語ですこれが唯一の4つの状態値を持っていたそれはVerilogで定義されていた方法です。もともと時間[A / B]との整数その実装は特定の実装に最も適していたが、後にIEEEの64ビットに固定されたサイズを選ぶことができるので、未大きさとされた。 SystemVerilogは、2状態値を導入したが、の時間[A / B]の下位互換性の理由の定義を変更することができませんでした。
の時間のデータ型は、reg [63:0]の同義語ですこれが唯一の4つの状態値を持っていたそれはVerilogで定義されていた方法です。もともと時間[A / B]との整数その実装は特定の実装に最も適していたが、後にIEEEの64ビットに固定されたサイズを選ぶことができるので、未大きさとされた。 SystemVerilogは、2状態値を導入したが、の時間[A / B]の下位互換性の理由の定義を変更することができませんでした。
Sep 12, 2012 #3 Y yourcheers Guest こんにちはデイブリッチは、説明していただきありがとうございます。 SVの進化を目撃した人のみがこれに答えることができます。助けてくれてありがとう。
