提案ツールの低コストのASIC合成

[n1cm0c]

私はブロックのデジタル必要がありますいくつかの簡単FSMを私やってフルカスタムアナログブロックを。
私たちのデジタルの人々はHSPICEのですナノメートル忙しく使用してシノプシスを/ケイデンス/メンター最新のASICを設計する巨大なデジタルに生成ツール技術なので、/そこにあるない幽霊/ - VHDLのいずれかを助ける私は書く/スパイスを生成するためのツールをVerilogのsynthetisableのコードを使用してこれらのネット私は）デジタル％2が使用してシミュレートする私の完全な回路（98％アナログ。

私は小さな知っているのでです過剰ので、デジタル部は、VHDL使用することが私は、AMSのか、これはと思いますが、私は一緒にVerilog - AのAMSをすべてをモデル化する。私のシミュレーションでは）AMSのでしょう取る長いライセンスを高価だが必要以上、私は、-おそらく学ぶ"新しい"言語（。

一部デザインのデジタル私の最終段階で、専門家デジタルですることが合成さ、それからなどがありますネットリストを、すべての寄生のSPICEを得るバックフル

しかし、前に私が手に私はシミュレーション私synthetiseできるようにしたいです私にいくつかの簡単な、低コストで簡単に使用して、FSMのを使用してツールを、そこらで使用して私ができるが、私ができるのSPICE一部デジタルネットリストをします。私は彼らのリストのためのSPICEレイアウト、および完全な細胞としたデジタル標準のライブラリを、私は図書館を使用してロジックをしたいsynthetise好きに。

私は、sisの、午前mvsis、探しているもの似てバークレーツール（octtools、msii何でも）が、商業（サポートいくつかの）、および入力としてVHDLを取るのRTLすることができる。のようなエクセンプラーロジックたぶん何か？何年もその前のようなものを使用して思い出す私は、私は思います。

だから、する質問は私のデジタルの専門家が構¥文です。悪役の：/望ましいのSPICE / HSPICEはRTLの、レベルのネットリスト（に対してスタンダードセルライブラリ）ゲートVHDLを、出力もらえますが受け入れる考えASICの論理合成ツールを？

ヘルプ任意のおかげでする！

 

[Guest]

[No message]

 

[semiconductorman]

任意の合成ツールは、正確に行いますが、そのリストするのですRTLをネットレベルゲートと変換してください。しかし、彼らは形式のVerilogているシンプルな。私はデザインはしない方法を知って大規模な場合は、面積/でした％の言うことがあった98 ananlogがカウント問題はゲートですが、％にないどの程度の大きさのデジタル。それを場合設計- FSMは手ではない可能¥性があるも、あなたは大きな。私はhandcodeを知っている是枝の唯一のデジタル足を引きずっているdesingersを私たちほとんどなくなった後は芸術ですツールが再度n't私が表¥示されるはずがない場合は理由を理由を。

 

[n1cm0c]

提案あなたのおかげです。私はものを他のかいたし、私も見つけ私はことを確認したソ¥フトウェアを、すべての。それは設計アナログに見えるようにだけアライアンスれているツールセットは、％98無料で私の可能¥性があるの等、シーケンス試験、合成のFSMの制御の機能¥を簡単に私が欲しい、何。

FPGAシンセシスツールは、オプションがされる低コストが、その後も、入力のVerilogまたはVHDLようRTLのよう私をマップするための技術別からゲートレベルのVerilogネットリストを取得するテーブル、または少なくともする。

SISはSISファイルが-カラオケもそれを行うのか、または、これらはツールです非常に古く、私はそれのためにファイルを書き込む方法を学習しない時間を費やすことはしたくない。VHDLまたはVerilogをにFSMのポイントは、全体の記述にすることですそれをよりはっきりと保守の代わりに、図や地図内蔵からK -他のどんなデザイナーの手によってでした。

限り私が見つけることができるには、ライブラリレベルのネットリストを反対スタンダードセル技術です- toolsがかかるのRTL VHDLまたはVerilogの入力を生成ゲート合成は、低コストのASIC。

 

[Arturi]

こんにちは、

何している場合は、VHDLコードをあなたが書く、シンセサイザーを生成するネットリストを低コスト使用してのFPGAしてスクリプトを書くperlのゲートをあなたのスパイスネット規格にマップされます。あなたはトランジスタに翻訳することができます設定dont_use_listを解析するには可能¥性が細胞のように場合にのみ使用して数を低減。

かれていないことか？

万歳

 

[Manjunatha_hv]

こんにちは、なぜ合成のASICことができますのクラフトを使用してIncentia、デザインすることにしよう...
これは）は、低コストのオプション（合成Cadence社のと比較するシノプシスやツール...
私は....と思うの目的を、この機能¥を

http://www.incentia.com/products/index.htm-まんじゅう-

 

[boardlanguage]

している場合あなたの会社が、既に持っているのDesign Compilerやいくつかの他のASIC合成ツールだけで演習チュートリアルに行くから1つです。彼らは、与え合成プロセスの概要を、あなたに、それを終えた後、あなたはデザインの一枚を小さくする合成できるでしょうしています。

したら、ネットを持ってゲートには、ネットゲートからレイアウトをネット/トランジスタ抽出ツールのいずれかを他の使用してくださいすることができます。

私はツールを合成lowcostしない参照してください購入理由を。'）もしあなたの会社などが既にあり、1つの大きな合成ツール（直流、RTLのコンパイラは、回路がない小さな小さな使用する1の理由にのみが購入する補助ツールです。

 

[Arturi]

引用：

したら、ゲートネットリストを持っている場合は、ゲート-ネットから/トランジスタネットリストのレイアウトを抽出する1つの他のツールを使用することができる必要があります。

 

[n1cm0c]

返信感謝のすべての！

私はシンセサイザーをFPGAのを使用して可能¥性があります見に強制的論理ゲートの基本的な唯一のマッピングには、スパイス以来、私はレベルをVerilogのゲートと思うスクリプトを変換して私が。

私は詳細については聞いてほしいですが、アドバイスをする場合与えることができる誰かが。

Incentiaはいいですが、私が購入したツールをさらにしていない1つのことができます...ツールではありませんで、少なくとも、ツールのニーズは、サポート、トレーニングなどのFPGAシンセシスの家だ利用可能¥な、および私はそれらへのアクセスがあります。

大きな鉄の合成は、会社ですあり、私の側にではなく、...私のマシンに対するライセンス！
私は、アナログAMの通路、現在私がプロジェクト私のに数秒持って待って15に割り当てることが人ができるデジタルまで、再synthetise FSMのもの。

私のソ¥リューションは、手でそれを行うにはされている、スパイスネットリストをライブラリから使用して細胞を書いて、方法をデザインこのfinsih私。その後、すべてがテープアウトは再/男のVHDLデジタル行わによるVerilogの前にチェック最終（私は前だけ）すればよいのかわからないではなく、それを参照してください。

アドバイスのすべてのおかげで再び！