推論ラッチ

[abhineet22]

こんにちは
は何推論をラッチ。/警告＃1 -間違ったフォーラム。（クラッグ）/

 

[Guest]

[No message]

 

[Guest]

これは、コードですあなたとあなたが必要とするチェックのHDLもされていない真のプロセスによって推測シンセサイザーがlatechを、ソ¥ースコードのからのHDL。

 

[mic_huhu]

あるサーキットでは、少なくとも1つのパスは、で、最後の組み合わせの結果が不確実かもしれないこと

 

[yygetit]

試験のためには、次のプロセスは、推論をラッチしています。
===============================
プロセス（SEL）を
始める
場合SELに= '1'を
イ<=;
最後には場合は-がないelse文を指しますラッチ！
工程;
==================
入力する場合の設計に必要に応じ組み合わせウシ初乳を、ケースをすべてする必要がありますについて説明をクリックします。
VHDLでは、ケースを記述するがいない状態のように扱わ保留状態に格納合成、それゆえにラッチの結果に。

 

[Guest]

ハイ

VHDLがスペース派生してから任意の厳格な言語なく、非常にADAのがです
不確実性。

だから値を、デフォルトのいくつかは信号の状態を最後のシンセサイザーを前提と信号指定いくつかの条件のためにあなたがしない。

-ラッチDのブール式が簡単です：

問=（以下D＆ル）|（Q＆A D）は|（Q＆A！ル）

問（ル== 0）= Q＆A開発|よくある質問= Qの
問（ル== 1）=開発| Q＆A開発=開発

ときLEの信号が1起こっているから0 Dは- Qの最後の状態を保持ラッチ

ループした場合のフィードバックの組合せロジックをintsteadラッチなし）（不要な最後の場合は維持値を寄生虫の信号Qを持っている場合は、入力信号のいくつかの組み合わせ。

 

[Guest]

ライブラリ場合技術ツールからは、ラッチをしないインスタンスには、ストレージのためにコードが必要にラッチつもりツールを使って検知する。例では多くの場合は、独立する技術するだけで維持する推論とは、からだサポートされるデバイスのライブラリを直接ラッチを使用してではなく、。