大規模I / Pを帯域幅のシグマデルタADC

[chanchg]

皆さん、こんにちは
。
されているSIGの- DelをADCの設計に（おそらくスイッチキャップベース）以下の仕様が可能¥ですか？

1。I / Pを信号帯域幅= 2.2MHzの
2。コンバージョン率= 8MHzの
3。直線性= 16ビット

プロセス0.13u TSMC社
、 または0.18u TSMC社。

よろしく、
Chanchal

 

[Btrend]

chanchg書き込み：

皆さん、こんにちは。されているSIGの- DelをADCの設計に（おそらくスイッチキャップベース）以下の仕様が可能¥ですか？1。
I / Pを信号帯域幅= 2.2MHzの

2。
コンバージョン率= 8MHzの

3。
直線性= 16ビットプロセス0.13u TSMC社、または0.18u TSMC社。よろしく、

Chanchal

 

[chanchg]

おかげでBtrend。私はあなたの利益のために感謝いたします。
私は上記の両方のTSMCプロセスのデジタル0.13/0.18プロセスの言及を忘れてしまった。スイッチ用可能¥であることを記載されたデータは、キャップ？16ビット直線性 高帯域幅、OTAのをお勧めしますどのトポロジーでは？よろしく、
Chanchg

 

[Btrend]

1。デジタルプロセス、okですが、Ŭに必要な寄生キャップの詳細についてはご注意ください。
2。確かに、I SCは
、 回路のことを前提に
、 これらの式を導くに基づいている
3。私ūいくつかの文書を紙とは、IEEE紙の上で見つけることをお勧め、EDAboardの本。多くの有用な参照が存在します。オタトポロジを選択する前に、私ū最初のウルのDC利得、消費電流は、入力同相電圧範囲は、信号振幅を定義すべきだと思う... ...、これらの制約トポロジのウルの選択が制限されます。追加34秒後：ところで、何ウルデザインのアプリケーションですか？

 

[mr_chip]

ほんの数以上の単語Btrendのポストに追加する：

場合はN = 4、OSRが= 16＆はK = 4を選択しながら
、 お客様の要件をデシベル6.02 * 16 1.78 = 98.1は、理想的な方程式は103.4デシベルのSN比を与える。選択したアーキテクチャに応じて、すごく理論103.4デシベルにも近いかもしれないまだあなたの安定性の問題のためのいくつかのSNR性能¥が緩いでしょう。さらに
、 固定オタの利得と帯域幅のため、クロックのジッタ、スイッチ＆オタにあるノイズをサンプリング、緩やかなよ非直線性やその他のアナログの欠点を切り替えます。だから
、 私の意見ではあなたはN = 4から、= 16＆はK = 4、5 dBのSNRマージンOSRが16ビットを得られないだろうが小さすぎます。

しかし
、 私はそれを0.18のCMOSお客様の仕様継手の設計をすることが可能¥であるべきだと思いますが、まず最初に慎重にアナログの欠点と適切なアーキテクチャを選択し
、 アナログブロック'の仕様を考慮する必要があります。

うまくいけば
、 低消費電力設計を大義のためにそれはあなたのための仕様は非常に低消費電力設計が困難になるだろう大きな懸念材料ではありません。

 

[xwcwc1234]

何converion率fcとサンプリングの違いはクロックアルテfsであり、？
ところで、このopmapのセトリング時間はどのような割合は、0.01％以上0.1％以上
、 他を選択すべきですか？

 

[Guest]

[No message]

 

[avinash]

Btrend書き込み：chanchg書き込み：

皆さん、こんにちは。されているSIGの- DelをADCの設計に（おそらくスイッチキャップベース）以下の仕様が可能¥ですか？1。
I / Pを信号帯域幅= 2.2MHzの

2。
コンバージョン率= 8MHzの

3。
直線性= 16ビットプロセス0.13u TSMC社、または0.18u TSMC社。よろしく、

Chanchal

 

[neter]

こんにちはBtrend、

シグマ
、 次のデルタADC spec.Howごとの選択を行わなければ、ループまたはカスケードシグマデルタの構¥造を目的とするには？

本当にありがとうございます。

 

[schwang1970]

これはSDMによってそれは簡単ではありません。OSRが小さすぎると信号帯域幅は少し大きい。
良いナイキスト周波数コンバータをしなきゃならなかった。