回路の問題は、デザインレイアウトです後？

[Analog_IC]

私シミュレートVCOは（リングのこの場合）を使用しネットデザインレイアウト抽出から
、私は電圧のいくつかのアウト時発振を得たも参照してください。例えば、VCOのシミュレーション
1 - 1.8ボルト。でから1から1.6 Vのどんなprobsが、1.7＆1.8ボルトのシミュレーションが失敗します。発振器は、鞭が発振。
どのようなレイアウトに起こったことだろうか？、もちろん欠点のすべてがレイアウトされる前に結構¥です。

感謝

 

[Guest]

[No message]

 

[jiangwp]

たぶん制御電圧が大きくなります。ソ¥ースはこれに依存する現在の大きくなります。
これは、応答を結果にしないVCOは。
言い換えれば、他ののVCO周波数が大きいすぎる。

 

[Analog_IC]

おかげで、私が感じると同じ、なぜ設計しないレイアウト前に働いています。レイアウト今では失敗したことで何が間違っていた。

 

[dumbfrog]

ステージのノードのすべての出力容量をの寄生チェックして、容量をレイアウト前と比較してください-

 

[j2005]

あなたは寄生を確認することができますと、それはネットのよさに寄生トレース、各ノードの悪夢。それとも、ノードprelayoutのあなたの上にコンデンサをすることができますして置くと、1.7/1.8V参照してください回路を殺すあなたのそれは場合。

 

[Analog_IC]

ありがとう。
電圧として制御jiangwpになると周波数が高すぎる高いため、それは失敗します。（）が失敗した理由を同じに見えます
仕事をcouldnotの、sugesstionsした約パラスキャップは。
レイアウトの同じ制御電圧の前にしていた値はこちらですすることが1つ以上の送料指摘した一般的に予¥想される出力発振周波数の値がの。
しかし、場合に備え、この私が言うの値をよりいたF（約5MHzの）より前の。
キャップ寄生のIFとしてsugessted）シミュレーションが増加スパイスでチェック（減少した私は、必要出力を示します。

どんな支援でも歓迎します。/猫の手も借りたいほどだ。

 

[Cretu]

Analog_ICは書き込み：

ありがとう。

jiangwpは、周波数が高すぎるとなり、それよりも高い制御電圧に失敗言ったように。
（）は失敗と同じ理由だ

キャップは、couldnot作業を試みたパラスについてsugesstions。

その発振器の出力の一般に周波数の値が値よりは、同じ制御電圧のレイアウトの前にいた送料期待されて注意をここでもう1つがあります。

しかし、この場合、私はFの多くの価値を（と言っていたのは5MHz）より前の。

寄生キャップのIF sugesstedとして、私は（スパイスシミュレーションでチェック）の出力を削減が必要に増加しています。どんな支援でも歓迎します。/猫の手も借りたいほどだ。

 

[Analog_IC]

おかげで、
シミュレーションからのスパイスを用いたM私は。だから私は、ファイルをできるシミュレーションのみ疑いスパイス。ネットリストは、レイアウトから抽出されます。チェックスパイスファイルをなりましたちゃったごめんなさいようだがない。
エングをする場合、レイアウトの私は言う。その後、犯したミスを何がそれを何ですか？？

 

[j2005]

Analog_ICは書き込み：

ありがとう。

jiangwpは、周波数が高すぎるとなり、それよりも高い制御電圧に失敗言ったように。
（）は失敗と同じ理由だ

キャップは、couldnot作業を試みたパラスについてsugesstions。

その発振器の出力の一般に周波数の値が値よりは、同じ制御電圧のレイアウトの前にいた送料期待されて注意をここでもう1つがあります。

しかし、この場合、私はFの多くの価値を（と言っていたのは5MHz）より前の。

寄生キャップのIF sugesstedとして、私は（スパイスシミュレーションでチェック）の出力を削減が必要に増加しています。どんな支援でも歓迎します。/猫の手も借りたいほどだ。