問題verifault - xl

[eda4you]

やあ！

以下が私の問題：

もし私を使ってシミュレーション
を 開始verifault
- xlとなった私の警告を以下の通りです：

"警告！
- XL タスク
： $ fs_modell外国VERIFAULTスキップ[ Verilogの- SFTFN ] "
とシミュレーションstopps 。

<img src=¥"http://www.edaboard.com/images/smiles/icon_cry.gif¥" alt=¥"泣いて、または非常に悲しい¥" border=¥"0¥" />となぜか分からない。そうでなければ
、 通常のシミュレーションverifault罰金だけでなく
、 作品
を使用して 、シェル経由xl 。

<img src=¥"http://www.edaboard.com/images/smiles/icon_sad.gif¥" alt=¥"悲しい¥" border=¥"0¥" />あなたは誰かが同じ問題を抱えていたがどのように克服するために知っているのです
か ？建設的な貢献
をしたおかげで誰も

 

[maxsnail]

やあ、
Verifaultように何を、
テスト パターンのシミュレーション断層
か ？
私のいくつかの情報を
与えることができます
よろしく、
カタツムリ

 

[eda4you]

また
、 いくつかの欠点のデジタルテストベクトルを生成する0で、 ....立ち往生するようなもの
だ

残念ながら開発が停止されているリズムと私はsubstiuteがあるのか分からない。パッケージは
、 新しい大学inthere新しいツールが多い。を見ているとする報告を行う場合
、 ū します。

 

[Guest]

[No message]

 

[maxsnail]

[ OK
] を、
シノプシスを使用したらいいTetraMax ATPGは、
それは強力なツール
は 、特にその回路図ビューア/デバッガ
です