問題Synopsys社でのVerilog

[cipher_crypto]

こんにちは皆、
グッドデイ...
私は
、 シノプシスとするとき
、 私のverilog設計を実行する問題に直面しています。私は挿入パッドにしようと思う時にメッセージがポップアップし、"挿入パッドが異常終了する"と答えた。がIOは
、 設計では
、 ピンまたはビットの数値のいずれかの制限事項です。私は完全に128bits入力と出力している。この理由はありますか？何か解決策の代わりには私はSynopsys社の設定を変更することができますし
、 問題を解決する私のデザインを変更？？

してくださいご一報ください...

おかげでたくさんの

 

[news]

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[Guest]

[No message]

 

[tarkyss]

私は128bitsの入力と出力は
、 問題の原因と考えていけない。

 

[jjww110]

手動ではなく、IOパッドを挿入することができます！

 

[cipher_crypto]

やあ
すべてのいただきありがとうございます。私は基本的に1つは、IOパッド1を入れても入力部で働いていたが私の出力も
、 同じ問題を示している。私は
、 それぞれ32ビットとして出てくる2つの出力があります。きっとソ¥フトウェアの天候ではないビットの多数の作業をするためのメモリに一定額のニーズに...私は
、 研究室ではない十¥分に速くを使用してマシンが5月！..

とにかく
、 すべてに返信していただきありがとうございます...

 

[Guest]

cipher_crypto書き込み：

やあ

すべてのいただきありがとうございます。
私は基本的に1つは、IOパッド1を入れても入力部で働いていたが私の出力も、同じ問題を示している。
私は、それぞれ32ビットとして出てくる2つの出力があります。
きっとソ¥フトウェアの天候ではないビットの多数の作業をするためのメモリに一定額のニーズに...私は、研究室ではない十¥分に速くを使用してマシンが5月！
..とにかく、すべてに返信していただきありがとうございます...

 

[cipher_crypto]

こんにちはアトレ、
まあ
、 基本的に何か私は64から32に私の総出力ピン数を減らした。現在は正常に動作しています。しかし
、 私はあなたの方法を試みます。しかし
、 私はいくつかの制限がどこかにされるかもしれないと思う。私の仮定や試行錯誤法では何を基づいていたのに...私は入力に満たない48ピンでも
、 出力での私のデザインを制限する必要があるが...

ありがとうございました

 

[Guest]

cipher_crypto書き込み：

こんにちはアトレ、

まあ、基本的に何か私は64から32に私の総出力ピン数を減らした。
現在は正常に動作しています。
しかし、私はあなたの方法を試みます。
しかし、私はいくつかの制限がどこかにされるかもしれないと思う。
私の仮定や試行錯誤法では何を基づいていたのに...私は入力に満たない48ピンでも、出力での私のデザインを制限する必要があるが...ありがとうございました