問題LVSのでAssura IBMとcms9flp

S

shahriar22nd

Guest
ヘロー、
でした誰もがcms9flp IBMのとしてください教えてLVSをAssura私を行うことが可能¥かどうかはできますか？

and IBM_PDK/cms9flp/V1.2.0.0/utils/assura_cdl_processor.pl
for generating Assura specific CDL netlist and for CDL-processing respectively.

それがためのヘルプドキュメントの状態が、Assura IBM_PDK/cms9flp/V1.2.0.0/utils/assura_cdl_processor.plを
- IBM_PDK/cms9flp/V1.2.0.0/cdslib/cms9flp/subcircuit.cdl.assura
必要があり、2つの追加ファイルを排他的にLVSは、それぞれAssura特定のCDLのネットリストと処理のためのCDLを、生成します。しかし、私は、PDK参照してくださいこれらの、誰もに存在するファイルです。
誰でもファイルこれらがないとしてください続行する方法を教えて私をLVSのためAssura。仕事していますこれらのファイルは必須か？

ありがとうございます。

 
あなたが設定以下のVLDB）を（できる限りDRCを：

図のデザインソ¥ース：DFII
ライブラリ：マイライブラリ
セル：携帯
表¥示：回路図

レイアウトはレイアウトは同じ構¥成ですが、ビューには、。

 
返信ありがとうございますあなたの場合はOermens。話すのVLDBについてについて多くをCDLの多くは、何もPDKののみと私はドキュメントのヘルプLVSの）ため、CDLのを（。
しかし、私は図参照してください添付のような形をLVSの記入私がする。

'

か、[ オプションNetlisting'
してくださいに設定するものですか私を ...'（トップの右のフォーム添付図のLVS）の？
ありがとう...
申¥し訳ありませんが、添付ファイルを、この必要があります表¥示するにはログインしての

 
私は文句を言わないが、私のことでの第2週までのオフィス1月、私dontは、メニューを覚えているには何も変化し続ける。

 
[OK]をクリックします。私以外は設定デフォルトで明日試して、それをしなければならない私の回路図とレイアウトセルの情報出てくるものと書いて何がここに。

もう1つの質問はしてください。私は明示的に学んだことは、RF接続している固有の基板デバイスが渡すことは、そこにあれば基板LVを連絡先のような'使用されてsubc'。状況は、デバイス、標準の場合は正反対。さて、たとえば、nFETは場合のRF私はデザインの構¥成アンプとLVを、偏見によって構¥成電流ミラー標準nFETは通過して、しないかのセル私私はのために使用を明示的に'subcを'？
ありがとうございます。

 
私は）のVLDB（可能¥性が実行LVを。しかし、私はネットをCDLのあったを生成し、assuraにしなければならなかったが追加する前にLVSのための処理をウィンドウをLVSの...

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top