問題のチップとのLVTTL / LVCMOSファンアウト

[EDA_hg81]

次の回路は1対2 LVCMOS / LVTTLのファンアウトバッファ。

入力クロックが良いです働いている、クロック30MHzの。

Clock1）が112 Clock3送信さにFPGAを、74HCT173DB（とClock4て送信される2つのDフリップフロップ。

しかし、ピンの出力は、なぜから5とチップ端子は、ファンアウトの8の不足している？
申¥し訳ありませんが、添付ファイルを、この必要があります表¥示するにはログインしての

 

[keith1200rs]

力を持って＆チェックすべての入力にピンをあなたが検出されたすべてのチップOK]を見る？回路が微細に見えます。出力クロックをしてくださいロードする削除何ができる。

キース。

 

[Guest]

[No message]

 

[karesz]

こんにちはhg81、
CLK1にはそれがために、OKを持っているあなたのデザインをする場合CLK2に＆3遅延が2.3nsec余分な？
私はそれを意味したい場合は、ですか？その他は、私が接続するといずれのICも゙レインへのCLK -に...
ICのチェックplsを両方Vdをピン（1 / 2＆6抵抗計）1！ピンに直接は、/＆それがある接続（4ゼロオームピン）にVDのはGND用の3.3V、だ`よりも、同じ接続上でボット商品
Aproposは、どのように高plsはさ、入力CLKの？それはゼロでなければ 2 Vピーク＆Vのようにゼロにダウン最大1.3ていない場合で最小です...
その他によると... 3 2パルスの間に0〜Vの！
その私を明らかではない。あなたはいけない、関数のすべての4いくつかclks出力、またははをCLK1には？
kの

 

[amitjagtap]

こんにちはEDA_hg81、
図から、私はClock1 IDを理解し、FPGAの起こっているにもバッファをファンアウトにIC ..そうですか？問題がyesの場合してお客様の実際のだってことが、この可能¥性があります...
を参照してFPGAは期間保持している信号ではない場合に使用初期またはインチ
まあ何uが行うことができますCLOCK1されたマップいくつかの他の代わりにFPGAからクロックをバッファ入力をします。私の言いたいことバッファFPGAに通過させるが来るclock1します。uは、このuと内部FPGAのクロックをすることができます使用してこれもピンクロックにすることができますマップをグローバルいくつか。