合成後の余分なユニット

[sheikh]

ディアーズこんにちは私は、VHDLコードと合成それを書いた。合成の結果は、それが私のデータ·パス内にないことユニットが含まれています（添付の図では、ADD / SUBとそれに接続されているレジスタの間）。それはFD（32ビットD_ff）です、あなたはISEは合成後に、このユニットを生産する理由、教えてもらえますか？そしてどのように私はADD / SUBは直接REG_4に接続することは、次のコードを変更することができますか？プロセス（CLK）を開始するif（CLK; mux_2x1_32bitポートマップ（INPUT1 => C1_sig、INPUT2 => C3_sig、SEL => Select_1、OUTPUT => out_mux4_sig）：モスタファ

 MUX4はよろしく= '1 'add_sub_0場合とclk'event）= '0'その後out_Add_sub_1_sig CLK、敗走=> C4_sig）;

 

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シェイク、out_Add_sub_1_sigは、あなたREG32_bitインスタンス続くレジスタです。 Sytnthesisはあなたがコード化されたものを正確に作り出す。私は問題を見ない。あなたが余分なレジスタを使用しない場合はReg_4インスタンスを削除し、C4_sig割り当てを実行