合成後のシミュレーションでは周波数を固定

[nikhilindia85]

こんにちはguyz.iはsynthesis.iの15000picosecが私の最大周波数が、重要な遅延から9000psとスラック6000ps.soの重大な遅延を得たとして、クロック周期を定義している32ビットMIPS processor.iは終止RTL compiler.iで私のデザインを合成している設計されている少なくとも、私のデザインは100mhz.designで丸い点を生成することができない100mhz.some出力信号で動作していない100Mhz.butだけそれが起こっている10mhz.whyで働いて、どのように我々はCLK周波数を向上させることができますされ

 

[sumit_techkgp]

uが改善できる方法はありません。制約が適切かどう適用するかどうかを確認してください。 uはこのような問題を得れば、まだ、私はuパイプラインデータパスをする必要があると思う。また、ポートが登録されているwheterかどうか確認し、これはuが少し高速に合成しようとしているとして非常に重要です！

 

[nikhilindia85]

どのようにpath.actually私はpiupelineの概念を知っている、しかし、私は誰もがそれについて詳しく説明できるit.plzを適用する方法を知らないのではないかパイプライン股関節に重要。