合成の問題に直面して

[Partha Mukherjee]

ADSP 21020のためのレジスタファイルユニットを合成している間、私は合成は時間の指数関数的な時間を要することがわかった...私はこの混乱が発生した部分で発見して、レジスタをしながら合成するためのレジスタを読み取るとTRIステートバッファ等と一緒に部分を書くことを見つけることを試みる。書き込み部分のVerilogコードは以下の通りです：if（srrfl）alternate_regfileは[addr1_w]（addr1_w <8）が開始した場合（WR1）を開始する場合は、[コード]は常に@（posedge CLK）が始まる

 

[echo47]

コンパイルして合成することができる完全なモジュールを投稿してください。あなたは、おそらく間違って、2つの類似したメッセージを投稿しました。あなたは他のものを削除することができます。

 

[nand_gates]

あなたが投稿したコードと、あなたが与えたdiscriptionの間に矛盾があります！ウルdiscriptionが高くなるにつれてREG [39:0] primary_regfile [3:0]; / /主レジスタファイルREG [39:0] alternate_regfile [3:0] / /二次レジスタファイルの入力[39：0] data_in1、入力[ 3:0] / /書き込み用の0から15までの番号を登録する選択するaddr1_w / / 4ビットのアドレス選択入力。ことをshuld ....登録番号[39:0] primary_regfile [7:0] / /プライマリレジスタファイル8箇所REG [39:0] alternate_regfile [7:0] / /二次レジスタファイル8箇所の入力[39：0] data_in1、入力[ 3:0] / /書き込み用の0から15までの番号を登録する選択するaddr1_w / / 4ビットのアドレス選択入力。私はあなたがsrrfhとsrrflフラグを必要とすると思ういけない....ここで修正されたコードは... [コード]は常に@（posedge CLK）が始まる（WR1）場合開始するif（addr1_w [3]）/ / addr1_w = 8から15 alternate_regfile [addr1_w [2:0]]

 

[AH Ling]

（WR1）を開始する場合は、常に@（posedge CLK）が開始した場合（addr1_w [3]）/ / addr1_w = 8から15 alternate_regfile [addr1_w [2:0]]

 

[ManojG]

このようなコードを追加すると、実際のハードウェアでのフィードバックパスを作成します。このフィードバック経路はどんな問題が作成されていますか？他alternate_regfile開始

 

[Partha Mukherjee]

私はそれを添付したいときに "というメッセージが拡張vが許可されていません"くるので、どのように私は、添付ファイルのようなコードを追加する必要があります。私はそれがrtfファイルとしてワードパッドでコードをwriningアタッチしようとしましたが、同じメッセージが "RTFが許可されていない拡張機能"として提供されます。 [QUOTE = echo47]コンパイルおよび合成することができる完全なモジュールを投稿してください。あなたは、おそらく間違って、2つの類似したメッセージを投稿しました。あなたが他のものを削除することができます[/引用]