合成されたVerilogコードでcrtiticalパスを見つける

[sudheerprasad]

こんにちは、私はトップテン（異なる場合があります）私のデザインのクリティカルパスを知ってほしい、デザインのビジョンで合成をdoinの間に行うことができますか私は、合成されたVerilogファイルを取ると、他のシノプシスのツールを使用する必要があります

 

[johanlo]

はい、デザインのビジョンを使用して、クリティカルパスを見つけることができます。 report_timingについてはマニュアルを見てください。 report_timing - MAX_PATH 10は、タイミンググループ当たり10最悪のパスを報告します。

 

[firozjdang]

あなたは、回路を合成し、スラックに応じて最長パスを見つける必要があります... METまたはNEG ..と差分FFの到着時間を...

 

[kujigaya]

あなたは、合成スクリプトでデザインコンパイラ（DC）またはプライムタイム（PT）のいずれかを使用してDDCフォーマットのネットリスト（制約はDDCファイルに埋め込まれているように）一度に合成して完了を記述し、DDCファイルを生成、読むことができますDCまたはPTのどちらかにそれ。その後report_timing - nworst 10 - max_paths 10を行う。これは、（最大の負のスラックを持つ、またはそれがタイミングに問題がなければ、最小の正のスラックを持つ）上位10クリティカルパスを与える

 

[sudheerprasad]

我々は最大の正のスラック、すなわち最小の遅延を含むパスをfindoutできます

 

[kujigaya]

あなたはreport_timingのオプション- slack_greater_thanを試すことができます