分周器（Verilog）のために使用されるアルゴリズム

[jene2in]

こんにちは、誰もがオープンコアズに掲載圧器に使用されるアルゴリズムを知っていますか。 http://www.opencores.org/cvsweb.shtml/dividers/rtl/verilog/div_uu.v を私はVHDLを使用し、よりよく理解し、それは私が分周器のコードを理解するのは少し難しいです誰もがアルゴリズムまたは擬似コードで私を助けることができる場合のverilogでそう思っていた。ありがとうございます。

 

[ds18s20]

私見オープンコアズは吸う。私は、はるかに便利なモードです米国のサイトを試してみたい例えば www.fpga4fun.com をいくつかの本当に簡単な例を持って〜B

 

[VSMVDD]

すべてalgurithmほとんどがbase 16が、これは/ /＃usualy 0.1 0.01 0.001のための別の序数にバインドとしてそのほかの使えない序ヌル{ordinal_zero 0 / /を定義するなどstuctを持っていると言うあなたは、序基盤を持った序に基づいているすなわち時間で1周は}＃ordinal_one 1＃＃ordinal_eight 8＃ordinal_sixteen 16 DEFINEその後、あなたが勉強したいものを動作するように構造体をコールバックの構築に時間/コードの面で序数を使用することができますDEFINE ordinal_four 4 DEFINE＃ordinal_t​​wo 2 DEFINE DEFINE PGP SDKとyoullのは、これがどのように機能するかを確認

 

[Yuphone]

よく、分周器についてのブログ記事があります。 http://www.cnblogs.com/oomusou/archive/2008/07/16/verilog_clock_divider.html これは中国語だが、あなたが英語に翻訳するには、Google言語ツールを使用することができます。 addtionでは、それは非常に説明およびVerilog HDL記述の両方に詳述だ。

 

[ds18s20]

[引用= Yuphone]よく、分周器についてのブログ記事があります。 http://www.cnblogs.com/oomusou/archive/2008/07/16/verilog_clock_divider.html これは中国語だが、あなたが英語に翻訳するには、Google言語ツールを使用することができます。 addtionでは、それは非常に説明およびVerilog HDL記述の両方で詳細だ。[/引用]クール、感謝します。例は英語で表示され、それは良いリンクであった彼らのデザインのアイデアのほとんどを把握するのに十分であった。ありがとう〜Bを

 

[jene2in]

ありがとうございます！