入力遅延とセットの出力遅延を設定します。

[p.sivakumar]

こんにちは何が入力遅延が設定されている？と遅延を入れたものを設定されている？ 2）なぜdealy設定入力を与えたりして。SDC（Synopsys社の設計制約）ファイルに出力遅延値を設定している？この出力ではない場合、タイミング解析をし、何が起こったのだろうか？おかげSivakumar

 

[silencer3]

入力遅延と出力遅延は、最も重要な制約です。これらはwthereウルASICはそれが接続されている外部デバイスのタイミングを満たすことができる決定する。これらのタイミングが満たされていない場合は、ウルのASICは、それがインターフェイスになっているため、外部デバイスで使用することはできません。さらにUR内部設計作品、ASICは、どのような目的に使用することができます。だから、すべてのインターフェイスに対してuはデバイスのデータシートでlooikng適切な入力＆出力遅延を設定する必要があります。同期interfcacesのためには、これらを容易に設定できますが、非同期インターフェイスのためのそれは少し厳しいです。 plsは完全な詳細についてはこちらのフォーラムを参照してください。

 

[shankarmit]

こんにちはシヴァは、ウルチップがボードに配置されようとしている検討してください..と入力は、事前にブロック（チップを想定）から来て、あなたの出力は他のチップに行く..その後、uは同じクロックとしてすべてこの三のチップを操作する場合...以前のチップから、それはあなたのチップに到達するまで時間がかかる..前のチップとのPCB遅延のI / Oパッドの遅延を考慮して...あなたが存在するが、データを遅延させる原因になるクロックの立ち上がりエッジウルチップexceptsでのデータで、入力の遅延を与えるいけない場合遅く到着します..これは、障害のロジックにつながる.. uは遅延を与えるなら、あなたのチップはその中のいくつかの遅延を行うデータは、次の立ち上がりエッジで入力レジスタ（ではない入力ピン）に達する...とするロジックが動作するような..同様に出力端子にもなるよう、次のモジュールが自分自身を準備.. uが必要な場合は、より詳細には、プライムタイムの文書を読んで..に関してシャンカール

 

[bronzefury]

こんにちは、前回のポスターで述べたように、これらの制約を設定すると、デザインが特定の環境内で動作するかどうか理解して良い方法です。合成した後、すべての設計者はレイアウトエンジニアにネットリストを送信される必要があるでしょう。レイアウトのエンジニアは、ソフトウェアの再合成を使用し、再バッファリングデザインは、チップかれらのロジックの物理的な場所にするために必要です。

 

[zhangpengyu]

セットアップおよびホールドアップ時間が満たされたときに、ハードウェアが正常に動作ことができます。

 

[straw]

一般的に言えば、入力遅延と出力遅延を設定するための標準は、存在しない

 

[spauls]

入力遅延 - クロック信号に対してピンまたは入力ポートでの>セットの入力遅延。外側の世界に与えられた時間を意味します。出力の遅延 - クロック信号の相対ピンまたは出力ポートの>セットの出力遅延。設計にかかる時間を意味します。

 

[matthew_wang]

入力＆出力遅延は、モジュールのI / O connecedデバイスの機能によって決定されます。あなたがまずその要件を明確にしなければなりません、そして、いくつかのポイントから開始できます。

 

[lnc]

- セットinput_delayは：ポイントのあるグループから別の（多分クロック信号）にタイミングの遅延を指定します。クロックが来るときは入力ポートでのタイミングの到着を定義する。。 - set_output_delay：信号はクロック信号の前にコマンド"set_output_delay"で定義した時間の少なくとも指定された量をいただく必要があります

 

[praveen_venigalla]

私は上記のステートメントに同意する...あなたが入力ポートまたは出力ポートに到達する信号の正確な時間を知らない場合、我々は、チップに外部の世界〜60％と40％の悲観的な値を保持し続けます

 

[yln2k2]

こんにちは、あなたはコンプリータの回答を得た....ちょうど私が上記の議論にaditionsのカップルを追加したい。標準またはIP固有のインターフェースとなる可能性のあるインタフェースの場合、それらはすべてあなたの制約がACパラメータから抽出されるのACパラメータを定義します。あなたのチップのインターフェイスはexernalデバイスで動作する同じに従えば、これらのパラメータは保証されます。ので、あなたの制約にあなたのACパラメータのマッピングの問題です。一般的には、制約に従っている.... 1）set_input_delay 2）set_output_delay 3）4）とは別にset_inputからset_driving_cell 1）、出力遅延は、別の小鬼の制約があなたの遅延は、負荷（O / P遅延）に依存するとセルを駆動する（現在位置のセルとset_loadを（駆動設定されているあるset_load I / P））。駆動セルとI / P静電容量に基づいて変更されます。set_input_delay ...そうあなたも、パラメータの上に言及する必要があります。同様にO / P遅延のためにあなたが運転しようとしている負荷またはセルのいずれかを言及する必要があります。 uはあまりにも上記のパラメータを言及する必要があるので、遅延は線形ではありません....あなたが同じことを言及するときにもあなたのCLKを言及する必要があります....詳細は、お客様が販売されて見ることができます....感謝と尊敬のyln

 

[ramana_k22]

いくつかの遅延は、一般的に他のブロックからのロジックのために存在するようにこんにちは、set_input_delay制約が必要です。私たちのブロックは、そのタイミング制約を設定するために、これらの信号が通過する他のブロックに示すために任意の遅延を持っている場合set_output_delay制約が必要です。よろしく、ラマナ