信号マッパに対して直交キャリアを生成するVHDLコードで私を助けて

M

m_pourfathi

Guest
こんにちはみんなは、私は、FPGA上のデジタル送信機を実装しています。誰もが信号マッパーの直交キャリアを生成するVHDLコードを手伝ってくれる？どのように私は、任意の外部発振器を使用せずにそれを実装することができますか？よろしく、
 
（ドップラー - - f_dすなわちキャリア+ / f_c + /）こんにちは、まず、NCOとFPGAへのマスタークロック入力を使用して、目的のIF周波数を生成する必要があります。所望のサンプリング分解能（3ビットを言う）との完全な正弦波の周期をサンプリングし、（適切な形式で符号と大きさを言う）ルックアップテーブルを構築します。 NCOの出力を使用すると、ルックアップテーブルから直接同相信号を生成することができますし、オフセットを90度では、直交位相を、IF生成することができます。よろしく、VR
 
いずれにしてもリファレンスクロックを必要とする、それはあなたに、IFを提供するために十分な速度である必要があり、あなたのデザインが、その下に操作することができるはずです。ので、IF変調のFPGA実現に関する自分を気にしない、ただ、ベースバンド信号を作成し、シンボル周期のクロックを使用して、それらを抽出し、外部変調した場合に実行。
 
それは、クロック信号を受け取り、キャリア、IF周波数を変更するより、FPGA自体の内部でのキャリアを作成するためのLUTを使用する方が正確ではないのだろうか？
 
両方のソリューションが可能です。それは、ソリューションがより適切な周波数範囲と追加要件、上基本的に依存する。
 
いいえ、あなたは任意の周波数を変更する必要はありません - 単に*シンボルレートのFGPA内の適切なBB信号を生成するためのクロック、および、外部LOオペレーティングIFで2を使用して2次元変調（意味 - 使用外部変調器）のため。それがすべてです。今、作成する、と呼びましょう - 140MHz LUTの形でキャリアが、あなたが（少なくとも）クロックに280MHzの参照あなたのロジック（ご存じのように、あなたが少なくとも2検体を必要とするごとに1つIF成功したデジタル世代のためのクロック周期）が必要な場合。を確率の素敵なビットがあるデザインはさらに悪く、このような大きなクロック周波数で動作しません - あなたがとにかく280MHzクロックを使用している場合、あなただけの140MHzのデジタル時計を得るためにDFFとその期間を倍にしない理由、結果は次のようになります。 （つまり、単にLUTを使用しての場合のように）同じ？あなたが大きくaccuranceはこのソリューションのためのフィルタリング外部アナログ、高速DACは、等が必要になるでしょう、もちろん、あなたが2つ以上のサンプル（多分 - 4）でLUTが必要になるでしょう速いクロックで制御される、（動作周波数は、の線形関数である期間あたりのサンプル数 - あなたが560MHzクロックを必要とする期間ごとに4サンプルの:))...
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top